JPH0281132A

JPH0281132A - プログラム復号回路

Info

Publication number: JPH0281132A
Application number: JP23195088A
Authority: JP
Inventors: Hideaki Kurihara; 秀明栗原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-09-16
Filing date: 1988-09-16
Publication date: 1990-03-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】・〔概要〕ディジタル信号処理ＬＳＩ内において命令実行手順を＆
１Ｊｉｌｌするプログラム復号回路に関し、外部のタイ
ミング吸収回路を不要とし、しかもプログラム容積を増
大することなく復号を行なうことを目的とし、プログラムカウンタによりプ［１グラムメモリの指定さ
れたアドレスの内容を第１の命令レジスタに入力し、該
第１の命令レジスタの出力を、第２の命令レジスタ及び
復号部に夫々入力し、該復号部により復号した命令コー
ドの種別を判定し、サイクル数鋒出部で該当のサイクル
数を出力してサイクル数レジスタに入力し、デコーダに
より前記第２の命令レジスタの出力命令をサイクル数レ
ジスタの出力サイクル数で実行するディジタル信号処理
ＬＳＩ内のプログラム復号回路において、サイクル数が
直接［１−ドされるレジスタと、前記第１の命令レジス
タの出力中のコード化されたサイクル数と該レジスタか
らのサイクル数の一方を、前記復号部の出力に基づいて
選択して記憶する選択・記憶手段と、該選択・記憶手段
及び前記りイクル数レジスタの一方の出力を処理サイク
ル数として前記デコーダへ選択出力すると共に、該デコ
ーダの出力により切換制御される選択手段とを具備する
ように構成する。

（産業上の利用分野〕本発明はプログラム復号回路に係り、特にディジタル信
号処理ＬＳＩ内において命令実行手順をＩＩＩＩＩＩす
るプログラム復号回路に関する。

音声の符号化、圧縮化を実現する場合などに第４図に示
す如き構成のディジタル信号処１！！ＬＳ　Ｉ（以下Ｄ
ＳＰという）１が用いられる。この０８Ｐ１はプログラ
ムを復号して命令実行手順を制御するプログラム復号回
路２．アドレス情報を生成して各回路部を制御する１１
１１１部３．データ格納用のランダム・アクセス・メモ
リ（ＲＡＭ）４．演粋を行なう演ｎ部５．及び入出力（
Ｉｌｏ）部６より構成されており、これらは内部バス７
に接続されている。

かかる構成のＤＳＰにおいて分岐命令をプログラムで実
現する場合は、第５図に示す如く、人力分岐命令を判断
しくステップＳＩ）、その判断条件に不一致の場合は第
１の処理を行なう（ステップＳ２）。他方、上記判断条
件に合致する場合は第２の処理を行なう（ステップ８３
）。

ここで、上記第１及び第２の処理は異なるため、その処
理サイクル数も異なるのが通常であり、よって処理サイ
クル数の相違により終了時間がまらまちになる。

このため、データ入出力のタイミングがばらつくことに
なるので、ＤＳＰｌの外部にタイミング吸収回路を付加
することにより、タイミングのばらつきを無くすことが
考えられる。しかし、このタイミング吸収回路の付加は
、システム全体の回路規模を大きくするので、タイミン
グ吸収回路を使用しないで、プログラム復号回路２によ
り処理サイクル数を合すことが必要とされる。

〔従来の技術〕

第６図は従来のプログラム復号回路の−１のブロック図
を示ず。同図中、１０はプログラムカウンタ（以下、Ｐ
Ｃという）で、内部クロックにより１ずつインクリメン
トされるが、分岐命令実行時などの際には必要なアドレ
スデータがロードされる。

１１はプログラムメモリで、命令が格納されており、Ｐ
ＣＩＯからのデータにより指定されたアドレスの内容〈
命令データ）を第１の命令レジスタ（以下、ＩＲという
）１２にフェッチする。ｌＲ１２の出力命令データは第
２のｌＲ１３にフェッチされる一方、Ｉｍ＠部１４によ
り復号されて命令コードの種別が判定される。

ここで、ＰＣｌｏの出力が第７図に示す如く、ｎ番地、
ｎト１１０００＋２番地、・・・の順のアドレスデータ
であり、ｎ番地に分岐命令である３サイクル命令の命令
データが格納されているものとする。この場合、仮にサ
イクル数粋出部１５が存在しないものとすると、ｌＲ１
２よりｎ番地の３サイクル命令が取り出されることによ
り、ＣＹＣ１６の出力は復号部１４の出力に基づいて第
７図に示す如く変化し、又ｌＲ１３の出力は同図に示す
如くになる。

従って、サイクル数算出部１５が無いときはその命令の
ハード的に決められたサイクル数に応じて処理時間が異
なってしまう。

これに対し、サイクル数算出部１５を設＃Ｊた場合は、
２つの処理でサイクル数が同じになるようにプログラム
により定められたサイクル数をサイクル数算出部１５が
出力し、サイクル数レジスタ（ＣＹＣ１６）に入力する
。１７はデコーダ（ＤＥＣ）で、ｌＲ１３からの命令デ
ータをＣＹＣ１６からのサイクル数で実行し、それによ
り得たデータを前記制御部３や内部バス７へ出力する。

〔発明が解決しようとする課題〕

上記の従来のプログラム復号回路において、第５図に示
したフローチャートのプログラムで、処理サイクル数を
２つの処理の夫々の間で一致させるためには、このプロ
グラムに更に遅延用のプログラムを挿入しなければなら
ない。このため、従来のプログラム復９回路では、分岐
命令毎に遅延用プログラムが必要で、プログラム８母が
大となってしまうという問題があった。

本発明は上記の点に鑑みてなされたもので、外部のタイ
ミング吸収回路を不要とし、しかもプログラム容ｆｆ１
−ｔ＞贈入することなくプログラム復号を行なうことが
できるプログラム復口回路を提供することを目的とする
。

（課題を解決するための手段）本発明の原理ブロック図を第１図に示す。同図中、第６
図と同一構成部分には同一符号を付し、その説明を省略
する。本発明は従来のプログラム復号回路に、サイクル
数が直接ロードされるレジスタ１８と、選択・記憶手段
１９と選択子ｇ２２０とを設けたものである。

上記の選択・記憶手段１９は第１の命令レジスタ１２の
出力中のコード化されたサイクル数とレジスタ１８から
のサイクル数の一方をｉａ号郡部１４出力に基づいて選
択して記憶する。

また、上記の選択手段２０はサイクル数レジスタ（ＣＹ
Ｃ）１８と選択・記憶手段１９の出力の一方を処理サイ
クル数としてデコーダ（ＤＥＣ）１７へ選択出力し、ま
たＤＥＣｌ　７の出力に基づいて切換制御される。

（作用〕プログラムメモリ１１に格納されている命令データのう
ち、命令データのジャンプ先のビット数が少なくて済む
ような命令データには、予め遅延サイクル数がコード化
されている。一方、命令データ中にコードを増やせない
とき（例えばプログラム８磁が大きいとき）は、予めレ
ジスタ１８に所定のサイクル数をロードしておく。

これにより、選択・記憶手段１９は、復号部１４による
復号される命令データ中にコード化されたサイクル数が
あるときは、そのサイクル数を記憶し、コード化された
サイクル数が無いときはレジスタ１８からのサイクル数
を記憶する。

選択手段２０は通常は本来の命令がもっているハード的
に決められた各命令のサイクル数のうちＣＹＣ１６に記
憶されている最も長いサイクル数を出力するが、デコー
ダ１７で条件が成立した場合は、選択・記憶手段１９に
選択的に記憶されている設定したサイクル数を選択出力
する。

これにより、デコーダ（ＤＥＣ）１７での処理サイクル
数は分岐命令の各処理で同じ値に固定することができる
。また、これは遅延用プログラムではなく、ハードウェ
アでできる。

（実施例〕第２図は本発明の一実施例のブロック図を示す。

同図中、第１図と同一構成部分には同一符号を付し、そ
の説明を省略する。第２図において、プログラムメモリ
１１に格納されている命令データのうち、ジャンプ先の
ビット数が少なくて済むような命令データであって、サ
イクル数が他の命令よりも短い命令データに、同じサイ
クル数とするためのサイクル数がコード化されて付加さ
れている。

一方、前記レジスタ（ＣＹＣＲＧ）１Ｂには前記したよ
うに、予め設定したサイクル数がロードされている。ま
た、２２はセレクタで、サイクル数レジスタ（ＣＹＣ）
２３と共に選択・記憶手段１９を構成している。

セレクタ２２はｌＲ１２よりの命令データ中に付加され
た前記サイクル数があるときは、その付加されたサイク
ル数を選択出力し、付加されたサイクル数が無い時はレ
ジスタ１８よりのサイクル数を選択出力する。このセレ
クタ２２の出力サイクル数はＣＹＣ２３に入力保持され
る。

セレクタ２４はＣＹＣＩ　６よりの命令がもっているハ
ード的に決められた本来のサイクル数を優先して出力し
ているが、デコーダ１７の出力に基づいて条件によりＣ
ＹＣ２３に保持されているサイクル数を選択出力してデ
コーダ（ＤＥＣ）１７の実行サイクル数を遅延させる。

第３図は本実施例の分岐命令時の動作説明用タイムチャ
ートを示す。ＰＣｌｏの、出力アドレスデータが第３図
に示す如く変化し、プログラムメモリ１１のｎ番地のア
ドレスには分岐命令で、かつ、３サイクル命令〈分岐先
アドレスはに番地）が格納されているものとする。ＰＣ
ＩＯの出力アドレスデータに基づき、プログラムメモリ
１１のその指定アドレスから読み出された命令データは
ｌＲ１２に第３図に示す如くに格納された後、１サイク
ル侵に次のｌＲ１３と復号部１４に入力される。

復号部１４で復号された命令データはサイクル数算出部
１５によりサイクル数が算出され、ｎ番地の復号分岐命
令の場合は３”がＣＹＣＩ６に入力される。このＣＹＣ
Ｉ６の入力サイクル数“３”はセレクタ２４を通してＤ
ＥＣＩ　７に入力される。

このとき、ＤＥＣｌ　７は前記第５図の条件判断（ステ
ップＳ＋　）を行ない、条件が成立すれば（すなわち、
サイクル数が短い方の第２の処理を行なう場合）セレク
タ２４を切換制御してＣＹＣ２３に格納されているサイ
クル数（ここではｍ）から１を差し引いた値をセレクタ
２４より選択出力させる。

ＣＹＣ２３はＣＹＣＩ６と同様、減算機能を有しており
、第３図に示す如く以後１ずつ値が減するサイクル数が
セレクタ２４を通してＤＥＣｌ　７に入力される。ＤＥ
Ｃｌ　７はこのセレクタ２４からのサイクル数で命令を
実行するが、ＣＹＣ２３のサイクル数出力Ｗ１間中はノ
ウ・オペレーションであり、何も処理しない。従って、
ｆ　Ｒ１３の出力は第２図に示す如くになる。

これにより、分岐命令の各処理のサイクル数のうち長い
方のサイクル数に短い方のサイクル数を遅延して合わせ
ることで、サイクル数を分岐命令に関係なく一定値に固
定することができる。

（発明の効果）上述の如く、本発明によれば、遅延用ブＯグラムを使用
しなくとも分岐命令の各処理のサイクル数を一定値に固
定することができるため、プログラム客間の増加は殆ど
なく、しかも外部にタイミング吸収回路を設けることな
く各処理のデータの入出力タイミングを一定にすること
ができ、またＤＳＰの構成を小型化することができる等
の特長を有するものである。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の一実施例のブロック図、第３図は第２
１ｉ２Ｉの動作説明用タイムチャート、第４図はディジ
タル信号処理ＬＳＩの一例の構成図、第５図は分岐命令による処理の７０−ヂヤート、第６図
は従来の一例のブロック図、第７図はサイクル数算出部がないときの分岐命令のタイ
ムチャートである。図において、１はディジタル信号処理ＬＳＩ　（ＤＳＰ）、２はプロ
グラム復号回路、１０はプログラムカウンタ（ＰＣ）、１１はプログラムメモリ、１２は第１の命令レジスタ、１３は第２の命令レジスタ、１４は復号部、１５はサイクル数算出部、１６．２３はサイクル数カウンタ（ＣＹＣ）、１７はデ
コーダ（ＤＥＣ）、１８はレジスタ、１９は選択・記Ｉ／Ｒ手段、２０は選択手段、２２゜２４はセレクタを示す。

Claims

【特許請求の範囲】プログラムカウンタ（１０）によりプログラムメモリ（
１１）の指定されたアドレスの内容を第１の命令レジス
タ（１２）に入力し、該第１の命令レジスタ（１２）の
出力を、第２の命令レジスタ（１３）及び復号部（１４
）に夫々入力し、該復号部（１４）により復号した命令
コードの種別を判定し、サイクル数算出部（１５）で該
当のサイクル数を出力してサイクル数レジスタ（１６）
に入力し、デコーダ（１７）により前記第２の命令レジ
スタ（１３）の出力命令をサイクル数レジスタ（１６）
の出力サイクル数で実行するディジタル信号処理ＬＳＩ
内のプログラム復号回路において、サイクル数が直接ロードされるレジスタ（１８）前記第
１の命令レジスタ（１２）の出力中のコード化されたサ
イクル数と該レジスタ（１８）からのサイクル数の一方
を、前記復号部（１４）の出力に基づいて選択して記憶
する選択・記憶手段（１９）と、該選択・記憶手段（１９）及び前記サイクル数レジスタ
（１６）の一方の出力を処理サイクル数として前記デコ
ーダ（１７）へ選択出力すると共に、該デコーダ（１７
）の出力により切換制御される選択手段（２０）とを具
備したことを特徴とするプログラム復号回路。