JPH0293902A - ファジィコントローラ - Google Patents
ファジィコントローラInfo
- Publication number
- JPH0293902A JPH0293902A JP63247115A JP24711588A JPH0293902A JP H0293902 A JPH0293902 A JP H0293902A JP 63247115 A JP63247115 A JP 63247115A JP 24711588 A JP24711588 A JP 24711588A JP H0293902 A JPH0293902 A JP H0293902A
- Authority
- JP
- Japan
- Prior art keywords
- signal lines
- output
- fuzzy
- values
- fuzzy controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Devices For Executing Special Programs (AREA)
- Feedback Control In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明は、ファジィ推論回路に改良の加えられたアナ
ログ方式のファジィコントローラに関する。
ログ方式のファジィコントローラに関する。
（発明の概要）
この発明では、ファジィコントローラの後件部において
、使用する言語数と同数の信号線を用いることにより、
ファジィ推論結果を出力するよう構成されている。
、使用する言語数と同数の信号線を用いることにより、
ファジィ推論結果を出力するよう構成されている。
（従来技術とその問題点）
アナログ方式のファジィ推論回路は、ＡＤ変換不要なこ
と、本質的に高速応答に適していることから、高速のフ
ァジィコントローラに用いられている。
と、本質的に高速応答に適していることから、高速のフ
ァジィコントローラに用いられている。
ところで、従来のファジィ推論回路は、後件部から確定
部に推論結果を伝えるために多数の信号線を用いていた
。
部に推論結果を伝えるために多数の信号線を用いていた
。
今これを第４図に基づいて説明すると、例えば言語値と
して、ＮＬ、 ＮＭ、 ＮＳ、 ＺＲ，ＰＳ。
して、ＮＬ、 ＮＭ、 ＮＳ、 ＺＲ，ＰＳ。
ＰＭ、ＰＬの７値を用いた場合、同図に示す如く、！１
〜！２５の２５本の信号線を用いていた。そして、信号
伝達時にはｆ２１〜！２５の信号線にアナログ電圧を出
力するよう構成されている。
〜！２５の２５本の信号線を用いていた。そして、信号
伝達時にはｆ２１〜！２５の信号線にアナログ電圧を出
力するよう構成されている。
そして、この例では、今例えば言語値ＮＳの強さを１０
０％で出力するには、フルスケールを４ボルトとじたと
き、１６にＩＶ、、ｅ７に２ＶＳ、ｅ８に３Ｖ、、ｅ９
に４Ｖ、、ｅｌＯに３Ｖ、、ｅｌｌに２ｖ、β１２にＩ
Ｖを出力し、他の信号線は０■とする。
０％で出力するには、フルスケールを４ボルトとじたと
き、１６にＩＶ、、ｅ７に２ＶＳ、ｅ８に３Ｖ、、ｅ９
に４Ｖ、、ｅｌＯに３Ｖ、、ｅｌｌに２ｖ、β１２にＩ
Ｖを出力し、他の信号線は０■とする。
この場合、Ａ、 Ｂ、 Ｃ，Ｄ、 Ｅ、 Ｆ、
Ｇ、 Ｈ。
Ｇ、 Ｈ。
■の点を結ぶ形で後件部出力信号（メンバーシップ関数
）を伝達していることになる。
）を伝達していることになる。
また、例えば言語値ＰＭの強さを５０％で出力するには
、！１８にＩＶＳ、Ｃ１９，２０，２１゜２２．２３に
２Ｖ、 、Ｃ２４１：ＩＶを出力し、他の信号線はＯｖ
とする。そして、この場合はＪ、 Ｋ。
、！１８にＩＶＳ、Ｃ１９，２０，２１゜２２．２３に
２Ｖ、 、Ｃ２４１：ＩＶを出力し、他の信号線はＯｖ
とする。そして、この場合はＪ、 Ｋ。
Ｌ、 Ｍ、 Ｎ、 ０． Ｐ、 Ｈの点を結ぶ形で後
件部出力信号を伝達していることになる。
件部出力信号を伝達していることになる。
しかしながら、上記の如き従来のファジィコントローラ
にあっては、多数の信号線（上記の例では２５本）の出
力結果に基づいて信号を伝達するよう構成されているの
で、後件部出力のメンバーシップ関数の形を正確に表わ
すことができるという利点はあるものの、信号線の本数
が多いため、ＩＣ化する場合にパッケージのビン数が増
えるとともに、信号線に信号を出力するための回路が多
数必要であり、プリント基板」二の配線パターン領域も
増加するという問題点があった。
にあっては、多数の信号線（上記の例では２５本）の出
力結果に基づいて信号を伝達するよう構成されているの
で、後件部出力のメンバーシップ関数の形を正確に表わ
すことができるという利点はあるものの、信号線の本数
が多いため、ＩＣ化する場合にパッケージのビン数が増
えるとともに、信号線に信号を出力するための回路が多
数必要であり、プリント基板」二の配線パターン領域も
増加するという問題点があった。
ところで、ファジィコンピュータの如くに、後件部出力
信号（メンバーシップ関数）の形を正確に伝達すべき装
置では、多くの信号線を用いるほど高精度な後件部出力
信号が得られ、多数の信号線を用いることには意義があ
るが、ファジィコントローラの如く確定部を有する装置
では、これら複数の信号線は複数の後件部出力を重ね合
わせる機能と、重ね合わせた出力から例えば重心法など
によってデフｒシフアイ操作をする機能を持てば良く、
メンバーシップ関数の形自体は中間的に用いられるに過
ぎない。
信号（メンバーシップ関数）の形を正確に伝達すべき装
置では、多くの信号線を用いるほど高精度な後件部出力
信号が得られ、多数の信号線を用いることには意義があ
るが、ファジィコントローラの如く確定部を有する装置
では、これら複数の信号線は複数の後件部出力を重ね合
わせる機能と、重ね合わせた出力から例えば重心法など
によってデフｒシフアイ操作をする機能を持てば良く、
メンバーシップ関数の形自体は中間的に用いられるに過
ぎない。
（発明の目的）
この発明は、上記問題点に鑑み、推論結果を出力する信
号線の数を大幅に減らし、ＩＣ化する場合のビン数を減
らすことができるとともに、信号線に信号を出力する回
路を減らずことのできるファジィコントローラを提供す
ることを目的とする。
号線の数を大幅に減らし、ＩＣ化する場合のビン数を減
らすことができるとともに、信号線に信号を出力する回
路を減らずことのできるファジィコントローラを提供す
ることを目的とする。
（発明の構成と効果）
上記問題点を解決するために、この発明では、複数の信
号線上にファジィ推論結果をアナログ値で出力し、該信
号線上のアナログ値を確定部でデファジファイするファ
ジィコントローラにおいて、」１記信号線は上記推論結
果出力に用いられる言語値と同数であるよう構成されて
いる。
号線上にファジィ推論結果をアナログ値で出力し、該信
号線上のアナログ値を確定部でデファジファイするファ
ジィコントローラにおいて、」１記信号線は上記推論結
果出力に用いられる言語値と同数であるよう構成されて
いる。
このような構成によれば、ファジィコントローラの後件
部において使用する言語数と同数の信号線を用いること
によりファジィ推論結果を出力するので、推論結果を出
力する信号線の数を大巾に減らすことができ、ＩＣ化す
る場合のビン数を減らすことができるとともに信号線に
信号を出力する回路を減少させることができる等の効果
を有する。
部において使用する言語数と同数の信号線を用いること
によりファジィ推論結果を出力するので、推論結果を出
力する信号線の数を大巾に減らすことができ、ＩＣ化す
る場合のビン数を減らすことができるとともに信号線に
信号を出力する回路を減少させることができる等の効果
を有する。
（実施例）
次に本発明の実施例を図面に基づいて説明する。
第１図は本実施例の全体構成を示すブロック図で、図示
しないファジィ前件部より出力された出力値ｃｏ、ｃ、
、 Ｃ２は、デコーダ１を介して７つの言語値にアナロ
グ変換されている。
しないファジィ前件部より出力された出力値ｃｏ、ｃ、
、 Ｃ２は、デコーダ１を介して７つの言語値にアナロ
グ変換されている。
一方、２はデコーダ１から供給される７つの言語値を７
本の信号線に取り出すアナログスイッチアレイである。
本の信号線に取り出すアナログスイッチアレイである。
そして、この例では、上記７本の信号線は前件部適合度
を判別するＭＩＮ回路アレイ３に結線され、このＭＩＮ
回路３によってファジィ論理積を演算することにより推
論結果を出力するよう構成されている。
を判別するＭＩＮ回路アレイ３に結線され、このＭＩＮ
回路３によってファジィ論理積を演算することにより推
論結果を出力するよう構成されている。
第２図は、上記ＭＩＮ回路３から出力する信号線を示し
ているが、この実施「すではＮＬ−ＰＬの７言語値に対
して７本の信号線Ｌ１〜Ｌ７が設けられているのみであ
る（両端の２点鎖線内の信号線は除く）。
ているが、この実施「すではＮＬ−ＰＬの７言語値に対
して７本の信号線Ｌ１〜Ｌ７が設けられているのみであ
る（両端の２点鎖線内の信号線は除く）。
そして、この実施例の特徴は、」１記の如く、使用され
る言語値数と同数の信号線だけを用いることにより推論
結果を出ツノするよう構成されていることである。
る言語値数と同数の信号線だけを用いることにより推論
結果を出ツノするよう構成されていることである。
ところで、例えばＮＳを出力するときには、従来のよう
に両端のＮＭやＺＲの中心線に相当する信号線（第４図
で１５および！１３に相当）に出力を乗せないと、従来
の「隣同士の言語値出力が同時に出ると部分的に重なり
が生じて面積が２倍にならない」、あるいは「前件部の
適合度が１／２だと後件部出力の面積が１／４だけ減る
」という効果が出ない。
に両端のＮＭやＺＲの中心線に相当する信号線（第４図
で１５および！１３に相当）に出力を乗せないと、従来
の「隣同士の言語値出力が同時に出ると部分的に重なり
が生じて面積が２倍にならない」、あるいは「前件部の
適合度が１／２だと後件部出力の面積が１／４だけ減る
」という効果が出ない。
一方、隣同士の出力が完全に独立している場合、隣同士
の出力が同時に出ると面積が２倍になる。
の出力が同時に出ると面積が２倍になる。
また、この場合、前件部の適合度が１／２だと後件部出
力の面積も１／２になる。
力の面積も１／２になる。
そこで、この実施例では、以下の如き処理が行なわれる
ことになる。
ことになる。
すなわち、例えばＺＲを１００％の強さで出力するとき
には、フルスケールを４Ｖにすると、Ｌ４に４Ｖ、Ｌ３
とＬ５に２ｖを出力する。従って、この場合、ａ、
ｂ、 ｃ、 ｄ、 ｅの点で囲まれるメンバーシ
ップ関数が得られることになる。
には、フルスケールを４Ｖにすると、Ｌ４に４Ｖ、Ｌ３
とＬ５に２ｖを出力する。従って、この場合、ａ、
ｂ、 ｃ、 ｄ、 ｅの点で囲まれるメンバーシ
ップ関数が得られることになる。
また、５０％の強さで出力するときには、Ｌ３゜Ｌ４．
Ｌ５に全て２Ｖを出力する。従って、この場合、ａ、
ｂ、 ｆ、 ｄ、 ｅの点で囲まれるメンバー
シップ関数が得られることになる。
Ｌ５に全て２Ｖを出力する。従って、この場合、ａ、
ｂ、 ｆ、 ｄ、 ｅの点で囲まれるメンバー
シップ関数が得られることになる。
そして、この場合、各信号線間の幅を１とすると、１０
０％の強さの出力時の面積は８．５０％出力時の面積が
６となり、両者の面積比は従来の方式の場合と等しい。
０％の強さの出力時の面積は８．５０％出力時の面積が
６となり、両者の面積比は従来の方式の場合と等しい。
一方、隣同士の出力が同時に出た場合、例えばＺＲとＰ
Ｓがそれぞれ１００％の出力を出すと、Ｌ３とＬ６が２
ＶＳＬ４とＬ５が４■を出力する。
Ｓがそれぞれ１００％の出力を出すと、Ｌ３とＬ６が２
ＶＳＬ４とＬ５が４■を出力する。
従って、この場合、ａ、 ｂ、 ｅ、 ｇ、 ｈ
、 ｉで囲まれるメンバーシップ関数となり、面積は
１２となる。
、 ｉで囲まれるメンバーシップ関数となり、面積は
１２となる。
これは、ＺＲのみ１００％出力時の面積８の１゜５倍と
なる。一方、従来方式だと１．７５倍となる（第４図参
照、例えば、ＮＳとＺＲがそれぞれ１００％出力時、Ｎ
ＳとＺＲの和はＡ、 Ｂ、 Ｃ。
なる。一方、従来方式だと１．７５倍となる（第４図参
照、例えば、ＮＳとＺＲがそれぞれ１００％出力時、Ｎ
ＳとＺＲの和はＡ、 Ｂ、 Ｃ。
Ｄ、 Ｅ、 Ｆ、 Ｇ、 Ｓ、 Ｔ、 Ｊの各
点で囲まれる面積、ＮＳのみの場合はＡ、 Ｂ、
Ｃ，Ｄ、 Ｅ、 Ｆ。
点で囲まれる面積、ＮＳのみの場合はＡ、 Ｂ、
Ｃ，Ｄ、 Ｅ、 Ｆ。
Ｇ、 Ｈ，Ｉの各点で囲まれる面積である）。
この場合、従来例と本実施例では誤差が１０％強あるが
、重心値はいずれの場合も隣り合う信号線のちょうど中
間になり差はない。
、重心値はいずれの場合も隣り合う信号線のちょうど中
間になり差はない。
また、ＺＲが１００％、ＰＳが５０％の強さで出力した
場合、従来例では、重心値はＺＲとＰＳの中間点より１
／６だけＺＲ寄りの点となり、本実施例では１１５だけ
ＺＲ寄りの点となる。しかし、この差は事実上問題にな
らない。また、１００％の強さで出力するとき、隣にど
れだけの力で出力するかを変えることにより調整するこ
ともできる。
場合、従来例では、重心値はＺＲとＰＳの中間点より１
／６だけＺＲ寄りの点となり、本実施例では１１５だけ
ＺＲ寄りの点となる。しかし、この差は事実上問題にな
らない。また、１００％の強さで出力するとき、隣にど
れだけの力で出力するかを変えることにより調整するこ
ともできる。
このように、この実施例では、使用される言語値と同数
の少ない信号線を用いることにより後件部から確定部に
信号を送ることができる。
の少ない信号線を用いることにより後件部から確定部に
信号を送ることができる。
このため、ＩＣ化に際してのビン数を減少させることが
できるとともに、信号線に信号出力するための回路を減
少させることができることになる。
できるとともに、信号線に信号出力するための回路を減
少させることができることになる。
ところで、上記の場合、使用される信号線は言語値の数
と同数とするよう構成されている。
と同数とするよう構成されている。
しかし、これでは言語値の両側部分にあるＮＬとＰＬの
出力時、第３図＜ａ＞に示ず如（、ＮＬについてはＮＭ
側にのみ、またＰＬについてはＰＭ側にだけ信号を出力
する。
出力時、第３図＜ａ＞に示ず如（、ＮＬについてはＮＭ
側にのみ、またＰＬについてはＰＭ側にだけ信号を出力
する。
このため、隣り合う信号線の出力値を合成した場合、重
心位置はＭＮ側またはＰＮ側に引っ張られＧ、またはＧ
２となり、真の重心位置からズしている。
心位置はＭＮ側またはＰＮ側に引っ張られＧ、またはＧ
２となり、真の重心位置からズしている。
そこで、ＮＬとＰＬの両側に、さらに１本ずつ信号線Ｎ
Ｌ−１ＰＬ−を設けた例を次に説明する（第２図で２点
鎖線で囲まれた部分を追加したものに相当する）。
Ｌ−１ＰＬ−を設けた例を次に説明する（第２図で２点
鎖線で囲まれた部分を追加したものに相当する）。
この場合、ＮＬやＰＬの出力時には、これらの追加信号
線」二にも信号を出力する。
線」二にも信号を出力する。
このため、隣り合う２つの出力値を合成した場合、第４
図（ｂ）に示す如く、ＮＭ側、あるいはＰＭ側に引っ張
られることなく、隣り合う信号線の中央位置（真の重心
位置）に重心Ｇ３．Ｇ４が得られることになる。
図（ｂ）に示す如く、ＮＭ側、あるいはＰＭ側に引っ張
られることなく、隣り合う信号線の中央位置（真の重心
位置）に重心Ｇ３．Ｇ４が得られることになる。
第１図は本発明が適用された実施例の全体構成を示すブ
ロック図、第２図は信号線の説明図、第３図は信号線の
両側にさらに２つの信号線を設けた場合の重心位置算出
作用説明図、第４図は従来例における信号線の説明図で
ある。 １・・・デコーダ ２・・・アナログスイッチアレイ ３・・・ＭＩＮ回路アレイ
ロック図、第２図は信号線の説明図、第３図は信号線の
両側にさらに２つの信号線を設けた場合の重心位置算出
作用説明図、第４図は従来例における信号線の説明図で
ある。 １・・・デコーダ ２・・・アナログスイッチアレイ ３・・・ＭＩＮ回路アレイ
Claims (1)
- １．複数の信号線上にファジィ推論結果をアナログ値で
出力し、該信号線上のアナログ値を確定部でデファジフ
ァイするファジィコントローラにおいて、上記信号線は
上記推論結果出力に用いられる言語値と同数であること
を特徴とするファジィコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63247115A JPH0293902A (ja) | 1988-09-30 | 1988-09-30 | ファジィコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63247115A JPH0293902A (ja) | 1988-09-30 | 1988-09-30 | ファジィコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0293902A true JPH0293902A (ja) | 1990-04-04 |
Family
ID=17158659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63247115A Pending JPH0293902A (ja) | 1988-09-30 | 1988-09-30 | ファジィコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0293902A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5524179A (en) * | 1992-07-10 | 1996-06-04 | Kabushiki Kaisha Toshiba | Fuzzy inference processing apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63123222A (ja) * | 1986-11-13 | 1988-05-27 | Omron Tateisi Electronics Co | メンバ−シツプ関数発生回路 |
-
1988
- 1988-09-30 JP JP63247115A patent/JPH0293902A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63123222A (ja) * | 1986-11-13 | 1988-05-27 | Omron Tateisi Electronics Co | メンバ−シツプ関数発生回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5524179A (en) * | 1992-07-10 | 1996-06-04 | Kabushiki Kaisha Toshiba | Fuzzy inference processing apparatus |
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