JPH03107805U - - Google Patents

Description

【図面の簡単な説明】

第１図は本考案第１の実施例を説明する図、第
２図は本考案第２の実施例を説明する図、第３図
は従来のパツケージの高周波等価回路図、第４図
は従来のパツケージを説明する図である。 ４ｂ……第１の接地電極端子、４ｃ……第２の
接地電極端子、４ｅ……接続電極、５ｂ……入力
電極端子、６ｂ……出力電極端子、７……キヤビ
テイ、１１，１２，１３……ボンデイングワイヤ
ー、７０……凹状の切り欠き、１００……側壁メ
タライズ。

Claims (1)

1. 【実用新案登録請求の範囲】 １ キヤビテイ構造を有する半導体デバイスパツ
   ケージングシステムであつて、 該ステム表面に第１の接地電極端子と入力電極
   端子と出力電極端子を有し、 キヤビテイ底面に第２の接地電極端子を有し、 上記キヤビテイの深さがマウントされる半導体
   デバイスチツプの厚さと略同一であつて、 上記第１と第２の接地電極端子が電気的に接続
   されていることを特徴とする半導体デバイスパツ
   ケージングステム。 ２ キヤビテイがステム表面の電極端子の間に凹
   状に広げて形成されていることを特徴とする請求
   項１記載の半導体デバイスパツケージングステム
   。