JPH03120752A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH03120752A JPH03120752A JP1258205A JP25820589A JPH03120752A JP H03120752 A JPH03120752 A JP H03120752A JP 1258205 A JP1258205 A JP 1258205A JP 25820589 A JP25820589 A JP 25820589A JP H03120752 A JPH03120752 A JP H03120752A
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置及びその製造方法に関する。特に
、０Ｍ０８ＦＥＴが集積してなる高速大規模集積回路（
ＬＳＩ）において特に有効である［従来の技術」 従来の、０Ｍ０３ＦＥＴからなる半導体の断面図を第６
図に示す。基板６１には、Ｐウェル６２、ｎウェル５６
が形成され、Ｐウェル６２中にはゲート電極３６．ｎ＋
拡散層ソースドレイン３５からなるＰチャンネルＭＯＳ
ＦＥＴが存在している。ＬＳＩの高集積化に伴ない、例
えば、端子Ｂからの雑音電流があるレベルを超えると、
２つの寄生バイポーラトランジスタｐｒＬｐＴ２ 、ｎ
ＰｎＴ、が導通して、電源端子Ａから接地端子Ｂに定常
的な大電流が流れ、いわゆるラッチアップの不具合を発
生する。従来は、基板抵抗Ｒ１＋Ｒ２Ｒ３、Ｒ４の基板
抵抗の最適化によりラッチアソプを回避してきた。
、０Ｍ０８ＦＥＴが集積してなる高速大規模集積回路（
ＬＳＩ）において特に有効である［従来の技術」 従来の、０Ｍ０３ＦＥＴからなる半導体の断面図を第６
図に示す。基板６１には、Ｐウェル６２、ｎウェル５６
が形成され、Ｐウェル６２中にはゲート電極３６．ｎ＋
拡散層ソースドレイン３５からなるＰチャンネルＭＯＳ
ＦＥＴが存在している。ＬＳＩの高集積化に伴ない、例
えば、端子Ｂからの雑音電流があるレベルを超えると、
２つの寄生バイポーラトランジスタｐｒＬｐＴ２ 、ｎ
ＰｎＴ、が導通して、電源端子Ａから接地端子Ｂに定常
的な大電流が流れ、いわゆるラッチアップの不具合を発
生する。従来は、基板抵抗Ｒ１＋Ｒ２Ｒ３、Ｒ４の基板
抵抗の最適化によりラッチアソプを回避してきた。
［発明が解決しようとする課題］
しかしながら、サブミクロンより微細化された０ＭＯ３
半導体装置ではラッチアップを生じる雑音電流のマージ
ンが無（ＬＳ Ｉの信頼性を損ねるのコンタクト穴領域
を除（、全面（上、下、側面）が熱酸化膜で覆われてい
る。特に、Ｏ２，Ｍ。
半導体装置ではラッチアップを生じる雑音電流のマージ
ンが無（ＬＳ Ｉの信頼性を損ねるのコンタクト穴領域
を除（、全面（上、下、側面）が熱酸化膜で覆われてい
る。特に、Ｏ２，Ｍ。
Ｚ 、ＦＺＳ ｉ基板の熱酸化膜ＳｉＯ２で覆われる時
は、Ｓ１基板と８１０２の安定した界面を持つので、界
面または表面リークを最小限に抑制でき、？高信頼性半
導体装置を得る。
は、Ｓ１基板と８１０２の安定した界面を持つので、界
面または表面リークを最小限に抑制でき、？高信頼性半
導体装置を得る。
本発明は、かがる従来の不具合を回避し、ラッチアップ
の生じない高信頼性な高集積ＣＭＯＳ半導体装置を提供
することを目的とする。
の生じない高信頼性な高集積ＣＭＯＳ半導体装置を提供
することを目的とする。
［課題を解決するための手段］
本発明によれば、０Ｍ０ＳＦＥＴからなる半導体装置に
おいて、ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ領域、及び、Ｐ型Ｍ
Ｏ３ＦＥＴ領域は、各々、下面及び側面のすべての領域
が絶縁膜で覆われている。このため、第６図に示すよう
な寄生バイポーラトランジスタＰ７ＬＰＴ２ 、ａＰｙ
ｂＴ、が存在せずランチアップが発生しない。また、Ｐ
型ＭＯ３ＦＥＴ領域とＮ型ＭＯＳＦＥＴ領域は、上面の
配線接続のため［実施例］ 以下、実施例を用いて本発明を説明する。第１図は、本
発明によるＣＭＯＳ半導体装置の断面図である。Ｓｉ基
板１には、絶縁膜２で覆われて、ゲート電極１０．ゲー
ト膜９．ル１拡散層ソースドレイン８からなるＮチャン
ネルＭＯ８ＦＢＴがＰウェル５の中に形成され、同様に
、Ｐ＋拡散層ソースドレイン７を持つＰチャンネルＭＯ
３Ｆ’ＥＴｌ：Ｊ″−ルウエル６に形成されている。ル
ウエル乙には、ル１領域４．Ｐウェル５には、Ｐ十領域
３が存在し、各々のウェルの電位安定を保っている。
おいて、ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ領域、及び、Ｐ型Ｍ
Ｏ３ＦＥＴ領域は、各々、下面及び側面のすべての領域
が絶縁膜で覆われている。このため、第６図に示すよう
な寄生バイポーラトランジスタＰ７ＬＰＴ２ 、ａＰｙ
ｂＴ、が存在せずランチアップが発生しない。また、Ｐ
型ＭＯ３ＦＥＴ領域とＮ型ＭＯＳＦＥＴ領域は、上面の
配線接続のため［実施例］ 以下、実施例を用いて本発明を説明する。第１図は、本
発明によるＣＭＯＳ半導体装置の断面図である。Ｓｉ基
板１には、絶縁膜２で覆われて、ゲート電極１０．ゲー
ト膜９．ル１拡散層ソースドレイン８からなるＮチャン
ネルＭＯ８ＦＢＴがＰウェル５の中に形成され、同様に
、Ｐ＋拡散層ソースドレイン７を持つＰチャンネルＭＯ
３Ｆ’ＥＴｌ：Ｊ″−ルウエル６に形成されている。ル
ウエル乙には、ル１領域４．Ｐウェル５には、Ｐ十領域
３が存在し、各々のウェルの電位安定を保っている。
本発明によれば、寄生バイポーラトランジスタが存在し
ない。このため、端子Ｂから雑音電流が入ってきても、
電源端子Ａから、接地端子Ｃに定常的な電流が流れるこ
とは無い。
ない。このため、端子Ｂから雑音電流が入ってきても、
電源端子Ａから、接地端子Ｃに定常的な電流が流れるこ
とは無い。
第２図〜第５図は、本発明による半導体装置の製猜工程
断面図である。以下、断面図のフローに従って本発明に
よる半導体装置の製造方法を説明する。ＯＺ、ＭＯＺ、
またはＦＺいずれかのＳ ｊ。
断面図である。以下、断面図のフローに従って本発明に
よる半導体装置の製造方法を説明する。ＯＺ、ＭＯＺ、
またはＦＺいずれかのＳ ｊ。
基板１１．１４の２枚を熱酸化し、熱酸化ｊ換５１０２
１２．１ろを形成後、Ｓｉ基板１１と１４を接着させる
。この接着は、Ｓｉ基板１１と１４の表面を接触させｉ
ｏｏｏ℃以上の高温で熱処理することにより可能であ
る。次に、８１基板１４を裏面から研削し、適当な厚さ
（０１μｍ〜５７４７７１）のＳｉ／１ｉＮ４’を形成
する。すなわち８１基板１１上には、熱酸化ＳｉＯ□膜
１２，１３及び羊結晶Ｓｉ薄膜１４′が存在する。第２
図において、該Ｓ１薄膜１４′の素子分離領域は選択的
にＳｉ除去され、溝１５は下地の５ｉ０２１ｉ！１２゜
１６まで到達している。この後、熱酸化により５１０２
膜１６を形成する。Ｓｉ薄膜１４′は」二。
１２．１ろを形成後、Ｓｉ基板１１と１４を接着させる
。この接着は、Ｓｉ基板１１と１４の表面を接触させｉ
ｏｏｏ℃以上の高温で熱処理することにより可能であ
る。次に、８１基板１４を裏面から研削し、適当な厚さ
（０１μｍ〜５７４７７１）のＳｉ／１ｉＮ４’を形成
する。すなわち８１基板１１上には、熱酸化ＳｉＯ□膜
１２，１３及び羊結晶Ｓｉ薄膜１４′が存在する。第２
図において、該Ｓ１薄膜１４′の素子分離領域は選択的
にＳｉ除去され、溝１５は下地の５ｉ０２１ｉ！１２゜
１６まで到達している。この後、熱酸化により５１０２
膜１６を形成する。Ｓｉ薄膜１４′は」二。
下１．側面すべての領域が熱酸化膜１２．１５または１
６で囲まれる。溝１５を絶縁膜１７で埋め込み、ゲート
電極１９．ゲート膜１８．及び、ゲート側避絶縁膜２０
を形成したのが第４図である。
６で囲まれる。溝１５を絶縁膜１７で埋め込み、ゲート
電極１９．ゲート膜１８．及び、ゲート側避絶縁膜２０
を形成したのが第４図である。
ここで、Ｓｉ薄膜層１４’Ｐ、１４’ ルには、各々選
択的に不純物イオン注入することにより、Ｐ型Ｓｉ、Ｎ
型Ｓ１化可能である。第５図では、１４’Ｐ（７）ＩＰ
’ｒ）エルには、ゲート電極１９ 、 ｎ＋拡散層ソー
スドレイン２６を持っｎ１チャンネルＭＯＳＦＥＴが形
成され、１４’７Ｌのルウエルには、同様にＰ＋拡散層
を持つＰチャンネルＭ、 ＯＳ ＦＥＴが形成され、層
間絶縁膜２１に設けられたコンタクト穴を通して、ＡＬ
配装ｙｉ１２２が拡散層２３．２４と接続する。本発明
の製造方法によれば、ＰチャンネルＭＯＳＦＥＴ領域及
びＮチャンネルＭＯＳＦＥＴ領域は、各々、下面及び側
面のすべての部分、及び、配線接続のためのコンタクト
穴領域を除いた上面が、半導体基板１１または１４の熱
酸化ｊ漠で囲まれる。
択的に不純物イオン注入することにより、Ｐ型Ｓｉ、Ｎ
型Ｓ１化可能である。第５図では、１４’Ｐ（７）ＩＰ
’ｒ）エルには、ゲート電極１９ 、 ｎ＋拡散層ソー
スドレイン２６を持っｎ１チャンネルＭＯＳＦＥＴが形
成され、１４’７Ｌのルウエルには、同様にＰ＋拡散層
を持つＰチャンネルＭ、 ＯＳ ＦＥＴが形成され、層
間絶縁膜２１に設けられたコンタクト穴を通して、ＡＬ
配装ｙｉ１２２が拡散層２３．２４と接続する。本発明
の製造方法によれば、ＰチャンネルＭＯＳＦＥＴ領域及
びＮチャンネルＭＯＳＦＥＴ領域は、各々、下面及び側
面のすべての部分、及び、配線接続のためのコンタクト
穴領域を除いた上面が、半導体基板１１または１４の熱
酸化ｊ漠で囲まれる。
１発明の効果］
本発明の半導体装置及び製造方法は、上記で説明したよ
うに、寄生バイポーラトランジスターが存在せず、高集
積化してもラッチアップの不具合が生じない。また８１
基板（薄膜層１４′ ）と絶縁膜界面は、８１基板の熱
酸化膜５ｉｎ２／Ｓｉ界面からなり、界面や表面のリー
クが抑制できる。従って、本発明は、ラッチアップの生
じない高信頼性な高集積０Ｍ０８ＦＦｉＴからなる半導
体装置及びその製造方法を提供する。
うに、寄生バイポーラトランジスターが存在せず、高集
積化してもラッチアップの不具合が生じない。また８１
基板（薄膜層１４′ ）と絶縁膜界面は、８１基板の熱
酸化膜５ｉｎ２／Ｓｉ界面からなり、界面や表面のリー
クが抑制できる。従って、本発明は、ラッチアップの生
じない高信頼性な高集積０Ｍ０８ＦＦｉＴからなる半導
体装置及びその製造方法を提供する。
第１図は本発明による半導体装置の断面図。
第２図〜第５図は本発明による半導体製造方法の工程断
面図。 第６図は従来の半導体装置の断面図。 １．１１，１４．５１・・・・・・・・・半導体基板２
・・・・・・・・・絶縁膜 ３・・・・・・・・・Ｐ 領域 ４・・・・・・・・・ル１領域 ５・・・・・・・・Ｐ−領域 ３５・・・・・・ル 拡散層 ３６・・・・・・ゲート電極 Ａ・・・・・・・・・電源端子 Ｂ・・・・・・・・・雑音流入端子 Ｏ・・・・・・・・・接地端子 ＲＩ ＃Ｒ２ＩＲ３、ｔｔ４・・・・・・基板抵抗以
上
面図。 第６図は従来の半導体装置の断面図。 １．１１，１４．５１・・・・・・・・・半導体基板２
・・・・・・・・・絶縁膜 ３・・・・・・・・・Ｐ 領域 ４・・・・・・・・・ル１領域 ５・・・・・・・・Ｐ−領域 ３５・・・・・・ル 拡散層 ３６・・・・・・ゲート電極 Ａ・・・・・・・・・電源端子 Ｂ・・・・・・・・・雑音流入端子 Ｏ・・・・・・・・・接地端子 ＲＩ ＃Ｒ２ＩＲ３、ｔｔ４・・・・・・基板抵抗以
上
Claims (2)
- （１）相補型ＭＯＳＦＥＴからなる半導体装置において
、ｎ型ＭＯＳＦＥＴ領域、及び、Ｐ型ＭＯＳＦＥＴ領域
は、各々下面及び側面のすべての部分、及び、配線接続
のためのコンタクト穴領域を除いた上面が、絶縁膜で囲
まれてなることを特徴とする半導体装置。 - （２）相補型ＭＯＳＦＥＴからなる半導体装置において
、ｎ型ＭＯＳＦＥＴ領域、及び、Ｐ型ＭＯＳＦＥＴ領域
は、各々、下面及び側面のすべての部分、及び配線接続
のためのコンタクト穴領域を除いた上面が、半導体基板
の熱酸化膜で囲まれることを特徴とする請求項１記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1258205A JPH03120752A (ja) | 1989-10-03 | 1989-10-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1258205A JPH03120752A (ja) | 1989-10-03 | 1989-10-03 | 半導体装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37119199A Division JP3333485B2 (ja) | 1989-10-03 | 1999-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03120752A true JPH03120752A (ja) | 1991-05-22 |
Family
ID=17316972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1258205A Pending JPH03120752A (ja) | 1989-10-03 | 1989-10-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03120752A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5804858A (en) * | 1995-06-08 | 1998-09-08 | Taiwan Semiconductor Manufacturing, Ltd. | Body contacted SOI MOSFET |
| US6689677B2 (en) | 1999-07-29 | 2004-02-10 | Stmicroelectronics, Inc. | CMOS circuit of GaAs/Ge on Si substrate |
-
1989
- 1989-10-03 JP JP1258205A patent/JPH03120752A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5804858A (en) * | 1995-06-08 | 1998-09-08 | Taiwan Semiconductor Manufacturing, Ltd. | Body contacted SOI MOSFET |
| US6689677B2 (en) | 1999-07-29 | 2004-02-10 | Stmicroelectronics, Inc. | CMOS circuit of GaAs/Ge on Si substrate |
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