JPH0313794Y2 - - Google Patents
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- Publication number
- JPH0313794Y2 JPH0313794Y2 JP1982181088U JP18108882U JPH0313794Y2 JP H0313794 Y2 JPH0313794 Y2 JP H0313794Y2 JP 1982181088 U JP1982181088 U JP 1982181088U JP 18108882 U JP18108882 U JP 18108882U JP H0313794 Y2 JPH0313794 Y2 JP H0313794Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- reset
- microcomputer
- capacitor
- pulse signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Debugging And Monitoring (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
この考案は、マイクロコンピユータのリセツト
回路に関する。
回路に関する。
従来のマイクロコンピユータのリセツト回路と
しては、例えば第１図に示すようなものがある。
このリセツト回路は、パワーオンリセツト回路３
とフエイルセイフリセツト回路２とからなり、マ
イクロコンピユータ１のリセツト端子１２には両
回路からのリセツト信号が印加される構成になつ
ている。
しては、例えば第１図に示すようなものがある。
このリセツト回路は、パワーオンリセツト回路３
とフエイルセイフリセツト回路２とからなり、マ
イクロコンピユータ１のリセツト端子１２には両
回路からのリセツト信号が印加される構成になつ
ている。
以下、このマイクロコンピユータのリセツト回
路の構成、動作を項目別に詳述する。
路の構成、動作を項目別に詳述する。
第１図回路の構成説明
マイクロコンピユータ１は、例えばそのプログ
ラムに従つてシステム制御を行うために用いられ
るもので、プログラムで作られる一定周期のパル
ス信号を出力する任意の出力ポート１１と、プロ
グラムをリセツトする外部からのリセツト信号を
受けるリセツト端子１２とが設けられている。
ラムに従つてシステム制御を行うために用いられ
るもので、プログラムで作られる一定周期のパル
ス信号を出力する任意の出力ポート１１と、プロ
グラムをリセツトする外部からのリセツト信号を
受けるリセツト端子１２とが設けられている。
フエイルセイフリセツト回路２は、マイクロコ
ンピユータ１のプログラム暴走を自動的に解条す
るためのもので、コンデンサ２１１及び抵抗２１
２からなる微分回路２１と、インバータ２２１、
抵抗２２２、ダイオード２２３及びコンデンサ２
２４からなり、抵抗２２２及びコンデンサ２２４
による時定数がマイクロコンピユータ１の出力ポ
ート１１からのパルス信号の周期より大きく設定
されている積分回路２２と、シユミツトトリガー
インバータ２３１、コンデンサ２３２、抵抗２３
３及びダイオード２３４からなる時定数回路２３
とから構成されており、その入力端子はマイクロ
コンピユータ１の出力ポート１１にまたその出力
端子はマイクロコンピユータ１のリセツト端子１
２に夫々接続されている。
ンピユータ１のプログラム暴走を自動的に解条す
るためのもので、コンデンサ２１１及び抵抗２１
２からなる微分回路２１と、インバータ２２１、
抵抗２２２、ダイオード２２３及びコンデンサ２
２４からなり、抵抗２２２及びコンデンサ２２４
による時定数がマイクロコンピユータ１の出力ポ
ート１１からのパルス信号の周期より大きく設定
されている積分回路２２と、シユミツトトリガー
インバータ２３１、コンデンサ２３２、抵抗２３
３及びダイオード２３４からなる時定数回路２３
とから構成されており、その入力端子はマイクロ
コンピユータ１の出力ポート１１にまたその出力
端子はマイクロコンピユータ１のリセツト端子１
２に夫々接続されている。
パワーオンリセツト回路３は、電源投入時にマ
イクロコンピユータ１のプログラムをリセツトせ
しめるためのもので、コンデンサ３１、抵抗３
２，３５、ダイオード３３及びシユミツトトリガ
ーインバータ３４からなり、その出力端子はマイ
クロコンピユータ１のリセツト端子１２に接続さ
れている。
イクロコンピユータ１のプログラムをリセツトせ
しめるためのもので、コンデンサ３１、抵抗３
２，３５、ダイオード３３及びシユミツトトリガ
ーインバータ３４からなり、その出力端子はマイ
クロコンピユータ１のリセツト端子１２に接続さ
れている。
第１図回路の動作説明
パワーオンリセツト回路３について
電源が投入されると、パワーオンリセツト回路
３のコンデンサ３１の一端に電源電圧VDDまで立
上る電圧波形が印加されることになり、この電圧
波形がコンデンサ３１及び抵抗３２によつて微分
されその微分波形がインバータ３４に入力される
ため、パワーオンリセツト回路３の出力端子に
は、コンデンサ３１及び抵抗３２による時定数
と、インバータ３４のしきい値とで決まる時間幅
のＬレベルのリセツト信号が発生し、これにより
電源投入時のマイクロコンピユータ１のプログラ
ムがリセツトされる。
３のコンデンサ３１の一端に電源電圧VDDまで立
上る電圧波形が印加されることになり、この電圧
波形がコンデンサ３１及び抵抗３２によつて微分
されその微分波形がインバータ３４に入力される
ため、パワーオンリセツト回路３の出力端子に
は、コンデンサ３１及び抵抗３２による時定数
と、インバータ３４のしきい値とで決まる時間幅
のＬレベルのリセツト信号が発生し、これにより
電源投入時のマイクロコンピユータ１のプログラ
ムがリセツトされる。
フエイルセイフリセツト回路２について
−１ プログラム正常動作時
マイクロコンピユータ１のプログラムが正常に
動作し、出力ポート１１にパルス信号が一定周期
で連続して発生している場合には、前記パルス信
号の微分波形が供給される積分回路２２のインバ
ータ２２１の出力端にはそのパルス信号と逆モー
ドでレベル変化する信号が発生するため、積分回
路２２のコンデンサ２２４は前記インバータ２２
１の出力端がＨレベル時に抵抗２２２を介して充
電されＬレベル時にダイオード２２３を介して放
電されることになるが、該コンデンサ２２４及び
抵抗２２２による時定数が前記パルス信号の周期
より大きく設定してあり、該コンデンサ２２４は
フル充電されることがないため、該コンデンサ２
２４の端子間電圧が供給された時定数回路２３の
インバータ２３１の入力端にはそのしきい値を超
える電圧が印加されず、そのためフエイルセイフ
リセツト回路２の入力端にはリセツト信号は発生
しない。
動作し、出力ポート１１にパルス信号が一定周期
で連続して発生している場合には、前記パルス信
号の微分波形が供給される積分回路２２のインバ
ータ２２１の出力端にはそのパルス信号と逆モー
ドでレベル変化する信号が発生するため、積分回
路２２のコンデンサ２２４は前記インバータ２２
１の出力端がＨレベル時に抵抗２２２を介して充
電されＬレベル時にダイオード２２３を介して放
電されることになるが、該コンデンサ２２４及び
抵抗２２２による時定数が前記パルス信号の周期
より大きく設定してあり、該コンデンサ２２４は
フル充電されることがないため、該コンデンサ２
２４の端子間電圧が供給された時定数回路２３の
インバータ２３１の入力端にはそのしきい値を超
える電圧が印加されず、そのためフエイルセイフ
リセツト回路２の入力端にはリセツト信号は発生
しない。
−２ プログラム暴走時
プログラム暴走が発生し、マイクロコンピユー
タ１の出力ポート１１にレベル変化がなくなつた
場合には、出力ポート１１に接続された微分回路
２１の出力レベルが該微分回路２１の時定数で決
まる時間後にＬレベルになるため、積分回路２２
のインバータ２２１の出力端が継続的にＨレベル
になり、コンデンサ２２４がフル充電されること
になる。そのため、時定数回路２３のインバータ
２３１の出力端は、積分回路２２のコンデンサ２
２４の端子間電圧が該インバータ２３１のしきい
値を超えることからＬレベルに反転し、これによ
りフエイルセイフリセツト回路２の出力端には、
時定数回路２３のコンデンサ２３２及び抵抗２３
３による時定数で決まる時間幅のＬレベルのリセ
ツト信号が発生する。これにより、プログラム暴
走時にマイクロコンピユータ１のプログラムがリ
セツトされることになる。
タ１の出力ポート１１にレベル変化がなくなつた
場合には、出力ポート１１に接続された微分回路
２１の出力レベルが該微分回路２１の時定数で決
まる時間後にＬレベルになるため、積分回路２２
のインバータ２２１の出力端が継続的にＨレベル
になり、コンデンサ２２４がフル充電されること
になる。そのため、時定数回路２３のインバータ
２３１の出力端は、積分回路２２のコンデンサ２
２４の端子間電圧が該インバータ２３１のしきい
値を超えることからＬレベルに反転し、これによ
りフエイルセイフリセツト回路２の出力端には、
時定数回路２３のコンデンサ２３２及び抵抗２３
３による時定数で決まる時間幅のＬレベルのリセ
ツト信号が発生する。これにより、プログラム暴
走時にマイクロコンピユータ１のプログラムがリ
セツトされることになる。
しかしながら、このような従来のマイクロコン
ピユータのリセツト回路にあつては、パワーオン
リセツト回路３と、フエイルセイフリセツト回路
２が別々の回路構成となつていたため、回路規模
が大きくなり、(1)実装面積が大きい。(2)部品コス
トが高い。という問題点があつた。
ピユータのリセツト回路にあつては、パワーオン
リセツト回路３と、フエイルセイフリセツト回路
２が別々の回路構成となつていたため、回路規模
が大きくなり、(1)実装面積が大きい。(2)部品コス
トが高い。という問題点があつた。
この考案は、このような従来の問題点に着目し
てなされたもので、パワーオンリセツト回路の機
能即ち電源投入時にリセツト信号を発生する機能
と、フエイルセイフリセツト回路の機能即ちプロ
グラム暴走時にリセツト信号を発生する機能とを
併せもつた単一の回路構成のマイクロコンピユー
タのリセツト回路とすることにより、上記問題点
を解決することを目的としている。
てなされたもので、パワーオンリセツト回路の機
能即ち電源投入時にリセツト信号を発生する機能
と、フエイルセイフリセツト回路の機能即ちプロ
グラム暴走時にリセツト信号を発生する機能とを
併せもつた単一の回路構成のマイクロコンピユー
タのリセツト回路とすることにより、上記問題点
を解決することを目的としている。
以下、この考案を図面に基づいて説明する。第
２図は、この考案の一実施例を示す図である。ま
ず構成を説明すると、マイクロコンピユータ１は
出力ポート１１及びリセツト端子１２を備えてい
る。出力ポート１１からはプログラムによつて作
られる一定周期のパルス信号ａを出力するが、こ
のパルス信号ａはリセツト信号発生回路４へ接続
され、リセツト信号発生回路４の出力ｄはマイク
ロコンピユータ１のリセツト端子１２へ接続され
る。リセツト信号発生回路４はコンデンサ４１
１、シユミツトトリガーインバータ４１２、抵抗
４１３，４１４及びダイオード４１５からなり、
抵抗４１３，４１４，コンデンサ４１１で決定さ
れる発振時定数が前記パルス信号ａの周期より大
きく設定された発振回路４１と、コンデンサ４２
１、ダイオード４２２，４２３からなり、前記パ
ルス信号ａの発生時に前記発振回路４１のコンデ
ンサ４１１の他端４１１ａの充電電荷を前記パル
ス信号ａの周期毎に抜き取るデイスチヤージポン
ピング回路４２とから構成されている。
２図は、この考案の一実施例を示す図である。ま
ず構成を説明すると、マイクロコンピユータ１は
出力ポート１１及びリセツト端子１２を備えてい
る。出力ポート１１からはプログラムによつて作
られる一定周期のパルス信号ａを出力するが、こ
のパルス信号ａはリセツト信号発生回路４へ接続
され、リセツト信号発生回路４の出力ｄはマイク
ロコンピユータ１のリセツト端子１２へ接続され
る。リセツト信号発生回路４はコンデンサ４１
１、シユミツトトリガーインバータ４１２、抵抗
４１３，４１４及びダイオード４１５からなり、
抵抗４１３，４１４，コンデンサ４１１で決定さ
れる発振時定数が前記パルス信号ａの周期より大
きく設定された発振回路４１と、コンデンサ４２
１、ダイオード４２２，４２３からなり、前記パ
ルス信号ａの発生時に前記発振回路４１のコンデ
ンサ４１１の他端４１１ａの充電電荷を前記パル
ス信号ａの周期毎に抜き取るデイスチヤージポン
ピング回路４２とから構成されている。
次にリセツト信号発生回路４の各部の電圧信号
波形を示す第３図を参照しながら第２図回路の作
用を説明する。なお、第３図では各基準時点を符
号１００，２００，…７００で示す。
波形を示す第３図を参照しながら第２図回路の作
用を説明する。なお、第３図では各基準時点を符
号１００，２００，…７００で示す。
電源投入時１００は、マイクロコンピユータ
１の出力ポート１１がＨレベルとなる回路構成
によりｂ点のレベルもＨとなるため、コンデン
サ４１１の他端４１１ａの電圧は微分波形Ｃと
なり、その値がシユミツトトリガーインバータ
４１２の下側のしきい値H0に達するまでその
発振出力ｄはＬレベルとなる。このＬレベルの
発振出力ｄはリセツト端子１２に入力されるた
め、マイクロコンピユータ１はリセツト状態と
なり、シユミツトトリガーインバータ４１２の
出力がＨレベルに反転する時点２００までの間
にリセツトが終了することになる。この状態の
期間はコンデンサ４１１及び抵抗４１３による
時定数、インバータ４１２のしきい値H0等で
決定される。
１の出力ポート１１がＨレベルとなる回路構成
によりｂ点のレベルもＨとなるため、コンデン
サ４１１の他端４１１ａの電圧は微分波形Ｃと
なり、その値がシユミツトトリガーインバータ
４１２の下側のしきい値H0に達するまでその
発振出力ｄはＬレベルとなる。このＬレベルの
発振出力ｄはリセツト端子１２に入力されるた
め、マイクロコンピユータ１はリセツト状態と
なり、シユミツトトリガーインバータ４１２の
出力がＨレベルに反転する時点２００までの間
にリセツトが終了することになる。この状態の
期間はコンデンサ４１１及び抵抗４１３による
時定数、インバータ４１２のしきい値H0等で
決定される。
電源投入時におけるリセツト（パワーオンリ
セツト）の終了２００後、パルス信号ａの出力
が開始される時点３００までは、インバータ４
１２の出力端がＨレベルとなつているためコン
デンサ４１１には抵抗４１３，４１４を介して
充電され、波形Ｃは上昇し続ける。時点３００
になつてパルス信号ａが出力されると、コンデ
ンサ４１１に充電された電荷は、パルス信号ａ
がＬレベルになつたときにコンデンサ４２１を
通して放電されるためインバータ４１２の上側
のしきい値H1に到達せず、発振出力ｄはＨレ
ベルのままでマイクロコンピユータ１にはリセ
ツトはかからない。
セツト）の終了２００後、パルス信号ａの出力
が開始される時点３００までは、インバータ４
１２の出力端がＨレベルとなつているためコン
デンサ４１１には抵抗４１３，４１４を介して
充電され、波形Ｃは上昇し続ける。時点３００
になつてパルス信号ａが出力されると、コンデ
ンサ４１１に充電された電荷は、パルス信号ａ
がＬレベルになつたときにコンデンサ４２１を
通して放電されるためインバータ４１２の上側
のしきい値H1に到達せず、発振出力ｄはＨレ
ベルのままでマイクロコンピユータ１にはリセ
ツトはかからない。
マイクロコンピユータ１のプログラム暴走が
発生しこれにより出力ポート１１がＨレベルで
停止した場合４００、コンデンサ４２１からの
放電がなくなるため、コンデンサ４１１は充電
され続けられ、時点５００の時期でインバータ
４１２の上側のしきい値H1に到達しインバー
タ４１２の出力がＨレベルからＬレベルに反転
する。そのため、発振出力ｄはＬレベルのリセ
ツト信号となり、マイクロコンピユータ１は暴
走状態からリセツト状態に規制される（フエイ
ルセイフリセツト）。
発生しこれにより出力ポート１１がＨレベルで
停止した場合４００、コンデンサ４２１からの
放電がなくなるため、コンデンサ４１１は充電
され続けられ、時点５００の時期でインバータ
４１２の上側のしきい値H1に到達しインバー
タ４１２の出力がＨレベルからＬレベルに反転
する。そのため、発振出力ｄはＬレベルのリセ
ツト信号となり、マイクロコンピユータ１は暴
走状態からリセツト状態に規制される（フエイ
ルセイフリセツト）。
なお、リセツト終了６００後マイクロコンピユ
ータ１は正常に動作し、時点７００から再びパル
ス信号ａを出力することになる。
ータ１は正常に動作し、時点７００から再びパル
ス信号ａを出力することになる。
以上説明してきたように、この考案はマイクロ
コンピユータ１にそのプログラムで作られる一定
周期のパルス信号ａを出力する出力ポート１１を
設け、かつ該出力ポート１１に接続され、電源投
入時又は前記パルス信号ａの出力停止時にリセツ
ト信号を発生して前記マイクロコンピユータ１の
リセツト端子１２に供給するリセツト信号発生回
路４を設けてなり、更に該リセツト信号発生回路
４は、一端が電源に接続されたコンデンサ４１１
の他端４１１ａに、出力端が前記マイクロコンピ
ユータ１のリセツト端子１２に接続され、かつ抵
抗４１３，４１４が並列接続されたシユミツトト
リガーインバータ４１２の入力端が接続され、か
つ発振時定数が前記パルス信号ａの周期より大き
く設定され発振回路４１と、該発振回路と前記マ
イクロコンピユータ１の出力ポート１１との間に
介挿され、前記パルス信号ａの発生時に前記発振
回路４１のコンデンサ４１１の充電電荷を前記パ
ルス信号ａの周期毎に抜き取るデイスチヤージポ
ンピング回路４２とからなることを特徴とするマ
イクロコンピユータのリセツト回路であるから、
パワーオンリセツト機能とフエイルセイフリセツ
ト機能とを併せもつた単一のリセツト回路構成と
なり、回路規模を小さくできる。その結果、(1)実
装面積を小さくできる。(2)部品コストを下げる。
(3)時定数回路構成が一組しかないため回路定数の
決定が容易になる、という効果が得られる。
コンピユータ１にそのプログラムで作られる一定
周期のパルス信号ａを出力する出力ポート１１を
設け、かつ該出力ポート１１に接続され、電源投
入時又は前記パルス信号ａの出力停止時にリセツ
ト信号を発生して前記マイクロコンピユータ１の
リセツト端子１２に供給するリセツト信号発生回
路４を設けてなり、更に該リセツト信号発生回路
４は、一端が電源に接続されたコンデンサ４１１
の他端４１１ａに、出力端が前記マイクロコンピ
ユータ１のリセツト端子１２に接続され、かつ抵
抗４１３，４１４が並列接続されたシユミツトト
リガーインバータ４１２の入力端が接続され、か
つ発振時定数が前記パルス信号ａの周期より大き
く設定され発振回路４１と、該発振回路と前記マ
イクロコンピユータ１の出力ポート１１との間に
介挿され、前記パルス信号ａの発生時に前記発振
回路４１のコンデンサ４１１の充電電荷を前記パ
ルス信号ａの周期毎に抜き取るデイスチヤージポ
ンピング回路４２とからなることを特徴とするマ
イクロコンピユータのリセツト回路であるから、
パワーオンリセツト機能とフエイルセイフリセツ
ト機能とを併せもつた単一のリセツト回路構成と
なり、回路規模を小さくできる。その結果、(1)実
装面積を小さくできる。(2)部品コストを下げる。
(3)時定数回路構成が一組しかないため回路定数の
決定が容易になる、という効果が得られる。
また発振回路とデイスチヤージポンピング回路
とが直列的に接続され、かつ時定数回路が１組し
かないため、パワーオン時のリセツト信号を判定
だけで、リセツト信号発生回路４の時定数判定、
回路結線の良否判定が容易にできるという効果が
得られる。
とが直列的に接続され、かつ時定数回路が１組し
かないため、パワーオン時のリセツト信号を判定
だけで、リセツト信号発生回路４の時定数判定、
回路結線の良否判定が容易にできるという効果が
得られる。
第１図は従来のマイクロコンピユータのリセツ
ト回路図、第２図は本考案マイクロコンピユータ
のリセツト回路図、第３図はリセツト信号発生回
路の各部の信号波形図である。 １……マイクロコンピユータ、４……リセツト
信号発生回路、１１……出力ポート、１２……リ
セツト端子、４１……発振回路、４２……デイス
チヤージポンピング回路、４１１……コンデン
サ、４１２……シユミツトトリガーインバータ、
４１３，４１４……抵抗、４１５……ダイオー
ド、４２１……コンデンサ、４２２，４２３……
ダイオード。各図中、同一符号は同一又は相当部
分を示す。
ト回路図、第２図は本考案マイクロコンピユータ
のリセツト回路図、第３図はリセツト信号発生回
路の各部の信号波形図である。 １……マイクロコンピユータ、４……リセツト
信号発生回路、１１……出力ポート、１２……リ
セツト端子、４１……発振回路、４２……デイス
チヤージポンピング回路、４１１……コンデン
サ、４１２……シユミツトトリガーインバータ、
４１３，４１４……抵抗、４１５……ダイオー
ド、４２１……コンデンサ、４２２，４２３……
ダイオード。各図中、同一符号は同一又は相当部
分を示す。
Claims (1)
- マイクロコンピユータ１にそのプログラムで作
られる一定周期のパルス信号ａを出力する出力ポ
ート１１を設け、かつ該出力ポート１１に接続さ
れ、電源投入時又は前記パルス信号ａの出力停止
時にリセツト信号を発生して前記マイクロコンピ
ユータ１のリセツト端子１２に供給するリセツト
信号発生回路４を設けてなり、更に該リセツト信
号発生回路４は、一端が電源に接続されたコンデ
ンサ４１１の他端４１１ａに、出力端が前記マイ
クロコンピユータ１のリセツト端子１２に接続さ
れ、かつ抵抗４１３，４１４が並列接続されたシ
ユミツトトリガーインバータ４１２の入力端が接
続され、かつ発振時定数が前記パルス信号ａの周
期より大きく設定された発振回路４１と、該発振
回路と前記マイクロコンピユータ１の出力ポート
１１との間に介挿され、前記パルス信号ａの発生
時に前記発振回路４１のコンデンサ４１１の充電
電荷を前記パルス信号ａの周期毎に抜き取るデイ
スチヤージポンピング回路４２とからなることを
特徴とするマイクロコンピユータのリセツト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18108882U JPS5984626U (ja) | 1982-11-29 | 1982-11-29 | マイクロコンピユ−タのリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18108882U JPS5984626U (ja) | 1982-11-29 | 1982-11-29 | マイクロコンピユ−タのリセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984626U JPS5984626U (ja) | 1984-06-07 |
| JPH0313794Y2 true JPH0313794Y2 (ja) | 1991-03-28 |
Family
ID=30392486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18108882U Granted JPS5984626U (ja) | 1982-11-29 | 1982-11-29 | マイクロコンピユ−タのリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984626U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0205163B1 (en) * | 1985-06-11 | 1992-10-28 | Nec Corporation | Watchdog timer circuit suited for use in microcomputer |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57169861A (en) * | 1981-04-11 | 1982-10-19 | Kawai Musical Instr Mfg Co Ltd | Automatic resetting system of microcomputer system |
-
1982
- 1982-11-29 JP JP18108882U patent/JPS5984626U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5984626U (ja) | 1984-06-07 |
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