JPH03139727A - 先行制御装置 - Google Patents
先行制御装置Info
- Publication number
- JPH03139727A JPH03139727A JP27895389A JP27895389A JPH03139727A JP H03139727 A JPH03139727 A JP H03139727A JP 27895389 A JP27895389 A JP 27895389A JP 27895389 A JP27895389 A JP 27895389A JP H03139727 A JPH03139727 A JP H03139727A
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- Japan
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- register
- instruction
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 11
- 238000012790 confirmation Methods 0.000 claims description 11
- 230000001360 synchronised effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は先行制御装置に関し、特にパイプライン型情報
処理装置の先行制御装置に関する。
処理装置の先行制御装置に関する。
従来技術
従来、この種の先行制御装置においては、後続する命令
がアドレス生成に使用するレジスタの更新を行わない命
令であっても、パイプライン処理の各ステージで使用す
るレジスタ番号を保持する確定待ち登録レジスタ群すべ
てに有効な情報が保持されている場合、先行する命令が
レジスタの更新を行って確定待ち登録レジスタ群に空き
が生じるまで、後続する命令の処理を開始しないように
なっていた。
がアドレス生成に使用するレジスタの更新を行わない命
令であっても、パイプライン処理の各ステージで使用す
るレジスタ番号を保持する確定待ち登録レジスタ群すべ
てに有効な情報が保持されている場合、先行する命令が
レジスタの更新を行って確定待ち登録レジスタ群に空き
が生じるまで、後続する命令の処理を開始しないように
なっていた。
すなわち、第３図に示すように、レジスタの更新を行わ
ない命令［たとえばＲＲ（ｒｅｇｉｓｔｅｒ Ｌ。
ない命令［たとえばＲＲ（ｒｅｇｉｓｔｅｒ Ｌ。
ｒｅｇｉｓＬ、ｅｒ）命令１■に先行する命令■〜■に
ょって確定待ち登録レジスタ群の各レジスタに有効なレ
ジスタ番号が保持されており、命令■がＡステージにセ
ットされてから２マシンサイクル後にレジスタが更新さ
れた時、命令■は確定待ち信号が１＃から“０”に変わ
ってから、命令■よりも２マシンサイクル遅れてＡステ
ージ、０ステージ、Ｅステージ、Ｗステージと処理が行
われていくことになる。
ょって確定待ち登録レジスタ群の各レジスタに有効なレ
ジスタ番号が保持されており、命令■がＡステージにセ
ットされてから２マシンサイクル後にレジスタが更新さ
れた時、命令■は確定待ち信号が１＃から“０”に変わ
ってから、命令■よりも２マシンサイクル遅れてＡステ
ージ、０ステージ、Ｅステージ、Ｗステージと処理が行
われていくことになる。
ここで、Ｄステージは命令語を解読するステージであり
、Ａステージはアドレス生成に使用するレジスタを読出
してアドレス加算を行うステージである。
、Ａステージはアドレス生成に使用するレジスタを読出
してアドレス加算を行うステージである。
０ステージはＴ Ｌ Ｂ （ｔｒａｎｓｌａｔｉｏｎ
１ｏｏｋａｓｌｄｅｂｕｆｆｅｒ）およびキャッシュを
索引してメモリデータを読出すステージであり、Ｅステ
ージは演算回路を使用して演算を行うステージであり、
Ｗステージは演算結果を格納するステージである。
１ｏｏｋａｓｌｄｅｂｕｆｆｅｒ）およびキャッシュを
索引してメモリデータを読出すステージであり、Ｅステ
ージは演算回路を使用して演算を行うステージであり、
Ｗステージは演算結果を格納するステージである。
このような従来の先行制御装置では、後続する命令がレ
ジスタの更新を行わない命令であっても、確定待ち登録
レジスタ群すべてにａ効な情報が保持されている場合に
後続する命令の処理を行わないので、先行制御の性能が
低下してしまうという欠点がある。
ジスタの更新を行わない命令であっても、確定待ち登録
レジスタ群すべてにａ効な情報が保持されている場合に
後続する命令の処理を行わないので、先行制御の性能が
低下してしまうという欠点がある。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、先行制御の性能を向上させることができ
る先行制御装置の提供を目的とする。
されたもので、先行制御の性能を向上させることができ
る先行制御装置の提供を目的とする。
発明の構成
本発明による先行制御装置は、内容を更新すべきレジス
タのレジスタ番号を各々保持する確定待ち登録レジスタ
群と、前記確定待ち登録レジスタ群すべてに有効な情報
が保持されていることを検出する第１の検出手段とを有
し、前記第１の検出手段により前記確定待ち登録レジス
タ群すべてに有効な情報が保持されていることが検出さ
れたとき、後続する命令の処理を待合オ）けるよう制御
する先行制御装置であって、前記後続する命令が前記レ
ジスタの内容を更新しない命令か否かを検出する第２の
検出手段と、前記第２の検出手段により前記後続する命
令が前記レジスタの内容を更新しないことを検出したと
き、前記第１の検出手段の検出結果を無効化する手段と
を設けたことを特徴とする。
タのレジスタ番号を各々保持する確定待ち登録レジスタ
群と、前記確定待ち登録レジスタ群すべてに有効な情報
が保持されていることを検出する第１の検出手段とを有
し、前記第１の検出手段により前記確定待ち登録レジス
タ群すべてに有効な情報が保持されていることが検出さ
れたとき、後続する命令の処理を待合オ）けるよう制御
する先行制御装置であって、前記後続する命令が前記レ
ジスタの内容を更新しない命令か否かを検出する第２の
検出手段と、前記第２の検出手段により前記後続する命
令が前記レジスタの内容を更新しないことを検出したと
き、前記第１の検出手段の検出結果を無効化する手段と
を設けたことを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、レジスターは命令語を保持しているレ
ジスタであり、そのＯＰフィールドは命令のオペレーシ
ョンを規定しており、Ｒフィールドは更新するレジスタ
のレジスタ番号を、Ｂフィールドはアドレス生成に使用
するベースレジスタのレジスタ番号を、Ｘフィールドは
アドレス生成に使用する汎用レジスタのレジスタ番号を
、Ｄフィールドはアドレス生成に使用するディスブレイ
スメントを夫々示している。
る。図において、レジスターは命令語を保持しているレ
ジスタであり、そのＯＰフィールドは命令のオペレーシ
ョンを規定しており、Ｒフィールドは更新するレジスタ
のレジスタ番号を、Ｂフィールドはアドレス生成に使用
するベースレジスタのレジスタ番号を、Ｘフィールドは
アドレス生成に使用する汎用レジスタのレジスタ番号を
、Ｄフィールドはアドレス生成に使用するディスブレイ
スメントを夫々示している。
レジスタ２〜４には夫々アドレス生成に使用するベース
レジスタ番号と汎用レジスタ番号とディスブレイスメン
Ｉ・とが保持されている。
レジスタ番号と汎用レジスタ番号とディスブレイスメン
Ｉ・とが保持されている。
レジスター１（ＢＲ）５はベースレジスタ群で、レジス
タ群（ＧＲ）６は汎用レジスタ群であり、夫々アダー７
でメモリオペランドアドレスを生成するためのデータが
保持されている。このアダ７で生成されたメモリオペラ
ンドアドレスはレジスタ８に格納される。
タ群（ＧＲ）６は汎用レジスタ群であり、夫々アダー７
でメモリオペランドアドレスを生成するためのデータが
保持されている。このアダ７で生成されたメモリオペラ
ンドアドレスはレジスタ８に格納される。
このレジスタ８の出力によりＴＬＢ９およびキャッシュ
（Ｃａｃｈｅ） １．０が索引され、キャッシュ１０か
らメモリデータが読出されてレジスター１に格納される
。
（Ｃａｃｈｅ） １．０が索引され、キャッシュ１０か
らメモリデータが読出されてレジスター１に格納される
。
演算回路１２はレジスター１に格納されたメモリデータ
により演算を行い、その演算結果をレジスタ１３に格納
する。
により演算を行い、その演算結果をレジスタ１３に格納
する。
デコーダ１４はレジスターに保持されていた命令がレジ
スタ群５．６の更新を行う命令であるか否かを検出し、
その検出結果はフリップフロップ（以下ＦＦとする）１
５に格納される。
スタ群５．６の更新を行う命令であるか否かを検出し、
その検出結果はフリップフロップ（以下ＦＦとする）１
５に格納される。
ＦＦ１５の出力はＦＦ’１６〜１８によってパイプライ
ン処理の各ステージに同期して持ち回られることになる
。
ン処理の各ステージに同期して持ち回られることになる
。
レジスター０はＡステージの命令が更新するレジスタ番
号を、レジスタ２０はＯステージの命令が更新するレジ
スタのレジスタ番号を、レジスタ２１はＥステージの命
令が更新するレジスタのしジスタ番号を、レジスタ２２
はＷステージの命令が更新するレジスタのレジスタ番号
を夫々保持する。これらレジスタ１９〜２２はパイプラ
イン処理と同期している。
号を、レジスタ２０はＯステージの命令が更新するレジ
スタのレジスタ番号を、レジスタ２１はＥステージの命
令が更新するレジスタのしジスタ番号を、レジスタ２２
はＷステージの命令が更新するレジスタのレジスタ番号
を夫々保持する。これらレジスタ１９〜２２はパイプラ
イン処理と同期している。
ここで、本発明の一実施例においては、Ｄ、ＡＯ，Ｅ、
Ｗの５ステージから構成されるパイプライン処理が行わ
れており、Ｄステージは命令語を解、読するステージ、
Ａステージはアドレス生成に使用するレジスタを読出し
てアドレス加算をｊ−＋うステージ、０ステージはＴＬ
Ｂ９およびキャッシュ１０を索引してメモリデータを読
出すステージ、Ｅステージは演算回路１２を使用して演
算を行うステージ、Ｍステージはその演算結果を格納す
るステージである。
Ｗの５ステージから構成されるパイプライン処理が行わ
れており、Ｄステージは命令語を解、読するステージ、
Ａステージはアドレス生成に使用するレジスタを読出し
てアドレス加算をｊ−＋うステージ、０ステージはＴＬ
Ｂ９およびキャッシュ１０を索引してメモリデータを読
出すステージ、Ｅステージは演算回路１２を使用して演
算を行うステージ、Ｍステージはその演算結果を格納す
るステージである。
パイプ同期回路２３は上記の各ステージのレジスタ等の
制御信号を生成している。
制御信号を生成している。
第２図は本発明の一実施例の動作を示すタイｌ、チャー
１・である。これら第１図および第２図を用いて本発明
の一実施例の動作について説明する。
１・である。これら第１図および第２図を用いて本発明
の一実施例の動作について説明する。
たとえば、後続する命令■がレジスタ群５，６の更新を
行わないＲＲ（ｒｅｇｉｓｔｅｒ ｔｏ ｒｃｇｊｓＬ
ｅｒ）命令で、この命令■に先行する命令■〜■により
レジスタ１９〜２２に有効なレジスタ番号が保持されて
いるとき、っまりＦ Ｆ １６〜１８が全て“１”の状
態のときに命令■がＡステージにセットされると、ＦＦ
１５にはデコーダ１４により０”がセットされる。
行わないＲＲ（ｒｅｇｉｓｔｅｒ ｔｏ ｒｃｇｊｓＬ
ｅｒ）命令で、この命令■に先行する命令■〜■により
レジスタ１９〜２２に有効なレジスタ番号が保持されて
いるとき、っまりＦ Ｆ １６〜１８が全て“１”の状
態のときに命令■がＡステージにセットされると、ＦＦ
１５にはデコーダ１４により０”がセットされる。
このとき、アンドゲート２４は確定待ち信号として１″
を出力するが、アンドゲート２５はＯ”を出力するので
、確定待ち登録レジスタ群のレジスタ２０〜２２すべて
に有効なレジスタ番号が保持されていても、Ａステージ
に存在する命令■がレジスタ群５，６の更新を行わない
命令のときには、パイプライン処理の同期制御には影響
を−りえず、処理を後続することができる。
を出力するが、アンドゲート２５はＯ”を出力するので
、確定待ち登録レジスタ群のレジスタ２０〜２２すべて
に有効なレジスタ番号が保持されていても、Ａステージ
に存在する命令■がレジスタ群５，６の更新を行わない
命令のときには、パイプライン処理の同期制御には影響
を−りえず、処理を後続することができる。
これが従来の方式では、アンドゲート２４からの確定待
ち信号をそのままパイプライン処理の同期制御に用いて
いたため、Ａステージに存在する命令■がレジスタ群５
，６の更新を行うか行わないかにかかわらず、確定待ち
登録レジスタ群のレジスタ２０〜２２すべてに有効な情
報が保持されている間は処理を行わなかった。
ち信号をそのままパイプライン処理の同期制御に用いて
いたため、Ａステージに存在する命令■がレジスタ群５
，６の更新を行うか行わないかにかかわらず、確定待ち
登録レジスタ群のレジスタ２０〜２２すべてに有効な情
報が保持されている間は処理を行わなかった。
したがって、命令■について考えてみると、従来の方式
ではＤステージからＷステージまで７マシンサイクルか
かっているのに対しく第３図参照）、本発明の一実施例
ではＤステージからＷステプまで５マシンサイクルしか
かかっていない（第２図参照）。つまり、本発明の一実
施例では従来の方式よりも２マシンサイクル早く命令■
の処理を行えることになる。
ではＤステージからＷステージまで７マシンサイクルか
かっているのに対しく第３図参照）、本発明の一実施例
ではＤステージからＷステプまで５マシンサイクルしか
かかっていない（第２図参照）。つまり、本発明の一実
施例では従来の方式よりも２マシンサイクル早く命令■
の処理を行えることになる。
このことにより、レジスタ群５．６の更新が遅ければ遅
いほと、従来の方式と本発明の一実施例との性能差が大
きくなることになる。
いほと、従来の方式と本発明の一実施例との性能差が大
きくなることになる。
このように、後続する命令■がレジスタ群５゜６の更新
を行わない命令であることをデコーダ１４が検出したと
き、アントゲ−１・２４からの確定待ち信号をアントゲ
−１・２５で無効化するようにすることによって、確定
待ち登録レジスタ群の各レジスタ２０〜２２すべてに有
効な情報が保１ｊｊされているときに、レジスタ群５．
６の更新を行わない命令■の処理を高速に行うことがで
きる。
を行わない命令であることをデコーダ１４が検出したと
き、アントゲ−１・２４からの確定待ち信号をアントゲ
−１・２５で無効化するようにすることによって、確定
待ち登録レジスタ群の各レジスタ２０〜２２すべてに有
効な情報が保１ｊｊされているときに、レジスタ群５．
６の更新を行わない命令■の処理を高速に行うことがで
きる。
よって、先行制御装置の性能を向上させることができる
。
。
発明の詳細
な説明したように本発明によれば、後続する命令がレジ
スタの内容を更新しない命令であることを検出したとき
、確定待ち登録レジスタ群すべてに有効な情報が保持さ
れていることを示す検出信号を無効化するようにするこ
とによって、先行制御の性能を向上させることができる
という効果がある。
スタの内容を更新しない命令であることを検出したとき
、確定待ち登録レジスタ群すべてに有効な情報が保持さ
れていることを示す検出信号を無効化するようにするこ
とによって、先行制御の性能を向上させることができる
という効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例の動作を示すタイムチャート、
第３図は従来例の動作を示すタイムチャートである。 主要部分の符号の説明 １〜４，８．］、１．。 １３．１９〜２２・・・・・・レジスタ５６・・・・・
レジスタ８Ｖ ］ ０ ７・・・・・・アダー ９・・・・・・ＴＬＢ １０・・・・・・キャッシュ ］２・・・・・・演算回路 １４・・・・・・デコーダ １５〜１８・・・・・・フリップフロップ２３・・・・
・・パイプ同期回路 ２４．２５・・・・・・アンドゲート
２図は本発明の一実施例の動作を示すタイムチャート、
第３図は従来例の動作を示すタイムチャートである。 主要部分の符号の説明 １〜４，８．］、１．。 １３．１９〜２２・・・・・・レジスタ５６・・・・・
レジスタ８Ｖ ］ ０ ７・・・・・・アダー ９・・・・・・ＴＬＢ １０・・・・・・キャッシュ ］２・・・・・・演算回路 １４・・・・・・デコーダ １５〜１８・・・・・・フリップフロップ２３・・・・
・・パイプ同期回路 ２４．２５・・・・・・アンドゲート
Claims (1)
- （１）内容を更新すべきレジスタのレジスタ番号を各々
保持する確定待ち登録レジスタ群と、前記確定待ち登録
レジスタ群すべてに有効な情報が保持されていることを
検出する第１の検出手段とを有し、前記第１の検出手段
により前記確定待ち登録レジスタ群すべてに有効な情報
が保持されていることが検出されたとき、後続する命令
の処理を待合わせるよう制御する先行制御装置であって
、前記後続する命令が前記レジスタの内容を更新しない
命令か否かを検出する第２の検出手段と、前記第２の検
出手段により前記後続する命令が前記レジスタの内容を
更新しないことを検出したとき、前記第１の検出手段の
検出結果を無効化する手段とを設けたことを特徴とする
先行制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27895389A JPH03139727A (ja) | 1989-10-26 | 1989-10-26 | 先行制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27895389A JPH03139727A (ja) | 1989-10-26 | 1989-10-26 | 先行制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03139727A true JPH03139727A (ja) | 1991-06-13 |
Family
ID=17604364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27895389A Pending JPH03139727A (ja) | 1989-10-26 | 1989-10-26 | 先行制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03139727A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102015005438A1 (de) | 2014-04-30 | 2015-11-05 | Shima Seiki Mfg., Ltd. | Gestrick und Strickverfahren dafür |
-
1989
- 1989-10-26 JP JP27895389A patent/JPH03139727A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102015005438A1 (de) | 2014-04-30 | 2015-11-05 | Shima Seiki Mfg., Ltd. | Gestrick und Strickverfahren dafür |
| KR20150125583A (ko) | 2014-04-30 | 2015-11-09 | 가부시키가이샤 시마세이키 세이사쿠쇼 | 편성포와 그 편성방법 |
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