JPH03153076A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03153076A JPH03153076A JP29264889A JP29264889A JPH03153076A JP H03153076 A JPH03153076 A JP H03153076A JP 29264889 A JP29264889 A JP 29264889A JP 29264889 A JP29264889 A JP 29264889A JP H03153076 A JPH03153076 A JP H03153076A
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- polycrystalline silicon
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- semiconductor pellet
- semiconductor device
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Landscapes
- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体技術に関するものである。
特に、電極層、配線層の形成方法に関するものである。
［従来の技術］
従来の半導体装置を、ＭＯＳ型半導体装置の製造工程を
一例に取り、ゲート酸化工程以降について、特にゲート
電極層、配線層の形成工程について概略を示そう。
一例に取り、ゲート酸化工程以降について、特にゲート
電極層、配線層の形成工程について概略を示そう。
Ｎ型、比抵抗 １０〜２０（９ｃｍ）のシリコン基板上
に、ＧＡＴＥ酸化膜を ４０ＯＡ形成させたのち、ゲー
ト電極層或いは配線層として 例えば、多結晶シリコン
層をＣＶＤ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ）法によって４０００Ａ堆積させ
た。この後、８９０°Ｃの雰囲気中で多結晶シリコン中
に燭を拡散させた。
に、ＧＡＴＥ酸化膜を ４０ＯＡ形成させたのち、ゲー
ト電極層或いは配線層として 例えば、多結晶シリコン
層をＣＶＤ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ）法によって４０００Ａ堆積させ
た。この後、８９０°Ｃの雰囲気中で多結晶シリコン中
に燭を拡散させた。
ついで、ポジレジストを用いたフォトリソグラフィーに
よって所望のパターニングをした。このとき、一般的に
は、パターニングする密度が高い部分ではレジストパタ
ーンはマスクにたいして細く形成されて、密度が疎の部
分ではレジストパターンはマスクにたいして太く形成さ
れる。
よって所望のパターニングをした。このとき、一般的に
は、パターニングする密度が高い部分ではレジストパタ
ーンはマスクにたいして細く形成されて、密度が疎の部
分ではレジストパターンはマスクにたいして太く形成さ
れる。
つぎに、ドライエツチングによって多結晶シリコン層を
エツチングした。このときのエツチング条件はプラズマ
エツチング装置により、圧力２００ｍＴｏ ｒ ｒ
電力２００ワツト ＳＦｓ １００ｓｃａｎ Ｃ２
ＣｌＦ５ １０１００５ｅ で約６０秒エツチングし
た。このとき、一般的にはレジストパターンが疎の部分
ではレジストパターンに対して多結晶シリコンは細く形
成され、レジストパターンが密の部分ではレジストパタ
ーンに対して多結晶シリコンは太めに形成される。図２
には、半導体ペレットにしたときの、半導体ペレット面
積にしめる多結晶シリコンの面積の割合と多結晶シリコ
ンのエツチング後の多結晶シリコンの半導体ペレット内
における設計寸法に対する実際の加工後の寸法のばらつ
きを示したものである。半導体ペレット面積に対する電
極層あるいは配線層である多結晶シリコンの割合が２０
パーセントを下回ると極端に多結晶シリコンの寸法の制
御性が劣化していた。
エツチングした。このときのエツチング条件はプラズマ
エツチング装置により、圧力２００ｍＴｏ ｒ ｒ
電力２００ワツト ＳＦｓ １００ｓｃａｎ Ｃ２
ＣｌＦ５ １０１００５ｅ で約６０秒エツチングし
た。このとき、一般的にはレジストパターンが疎の部分
ではレジストパターンに対して多結晶シリコンは細く形
成され、レジストパターンが密の部分ではレジストパタ
ーンに対して多結晶シリコンは太めに形成される。図２
には、半導体ペレットにしたときの、半導体ペレット面
積にしめる多結晶シリコンの面積の割合と多結晶シリコ
ンのエツチング後の多結晶シリコンの半導体ペレット内
における設計寸法に対する実際の加工後の寸法のばらつ
きを示したものである。半導体ペレット面積に対する電
極層あるいは配線層である多結晶シリコンの割合が２０
パーセントを下回ると極端に多結晶シリコンの寸法の制
御性が劣化していた。
こののち ＭＯＳトランジスターのソース、ドレインと
なる部分をポジレジストをもちいたフォトリソグラフィ
ーによって、開孔した後、イオン化ホウ素（Ｂ十）を
９Ｘ１０”［個／ｃｍ２］イオン注入した。
なる部分をポジレジストをもちいたフォトリソグラフィ
ーによって、開孔した後、イオン化ホウ素（Ｂ十）を
９Ｘ１０”［個／ｃｍ２］イオン注入した。
この徨、層間絶縁膜１０５として酸化シリコン膜をＣＶ
Ｄ法によって堆積させたのち、コンタクト孔をフォトリ
ソグラフィー および ドライエツチングによって開孔
し、配線金属１０６として例えば Ａ１を蒸着し、配線
金属をフォトリソグラフィー および ドライエツチン
グして、配線に必要な部分をのこした。
Ｄ法によって堆積させたのち、コンタクト孔をフォトリ
ソグラフィー および ドライエツチングによって開孔
し、配線金属１０６として例えば Ａ１を蒸着し、配線
金属をフォトリソグラフィー および ドライエツチン
グして、配線に必要な部分をのこした。
以上従来のＭＯ３型半導体装置の製造方法を例に取って
その概略をしめした。
その概略をしめした。
［発明が解決しようとする課Ｂ］
しかし、前述の従来技術では、電極層、或いは配線層の
パターン密度が低い場合、従来技術の説明で触れたよう
に電極層、配線層の加工寸法がレジストの形成条件、及
びエツチングの加工条件等に左右されて、均一性のある
、安定した加工寸法を維持できなかった。
パターン密度が低い場合、従来技術の説明で触れたよう
に電極層、配線層の加工寸法がレジストの形成条件、及
びエツチングの加工条件等に左右されて、均一性のある
、安定した加工寸法を維持できなかった。
さらに、半導体ペレット中で加工寸法が異なるために、
素子の安定動作範囲が狭くなり、歩留まりが低下するば
かりか、ノイズ、電源変動等による動作不良を引き起こ
すという欠点を有していた。
素子の安定動作範囲が狭くなり、歩留まりが低下するば
かりか、ノイズ、電源変動等による動作不良を引き起こ
すという欠点を有していた。
本発明は、このような問題点を解決するものでその目的
とするところは、精度の良い加工寸法を提供するもので
ある。
とするところは、精度の良い加工寸法を提供するもので
ある。
［課題を解決するための手段］
本発明の半導体装置は、半導体装置において、該半導体
装置の主面を構成する一材料層の面積が、少なくとも該
半導体装置の主面の面積の２割以上になるように、該一
材料層が形成されてなることを特徴とする。
装置の主面を構成する一材料層の面積が、少なくとも該
半導体装置の主面の面積の２割以上になるように、該一
材料層が形成されてなることを特徴とする。
（実施例コ
本発明の半導体装置の一実施例をＭＯ８型半導体装置の
ゲート電極層、配線層を例にとって説明する。
ゲート電極層、配線層を例にとって説明する。
第１図は、本発明に関わる、ＭＯ３型半導体ペレットの
平面図の概略を示したものである。 半導体ペレット
１００上には、多結晶シリコン層１０１でゲート電極層
、配線層などが形成されている。本半導体ペレットを動
作させるために必要な多結晶シリコン層の領域は第１図
中の領域１０２中にある多結晶シリコン層だけである。
平面図の概略を示したものである。 半導体ペレット
１００上には、多結晶シリコン層１０１でゲート電極層
、配線層などが形成されている。本半導体ペレットを動
作させるために必要な多結晶シリコン層の領域は第１図
中の領域１０２中にある多結晶シリコン層だけである。
領域１０２中に含まれている多結晶シリコン層は半導体
ベレットの面積の１０パ一セント程度であるから、素子
の動作に直接影響を与えない多結晶シリコン層を半導体
ペレット中の領域１０３中に追加させて、半導体ペレッ
ト中に形成される多結晶シリコン層の割合を、３割程度
に引き上げた。
ベレットの面積の１０パ一セント程度であるから、素子
の動作に直接影響を与えない多結晶シリコン層を半導体
ペレット中の領域１０３中に追加させて、半導体ペレッ
ト中に形成される多結晶シリコン層の割合を、３割程度
に引き上げた。
以上、本発明の実施例を具体的にしめした。この実施例
では、半導体ペレット上に形成された多結晶シリコン層
を例にとって説明したが、電極層、配線層、など半導体
ペレット上に存在する層であればことごとく適用できる
。
では、半導体ペレット上に形成された多結晶シリコン層
を例にとって説明したが、電極層、配線層、など半導体
ペレット上に存在する層であればことごとく適用できる
。
［発明の効果］
以上本発明によれば、材料層の加工精度は、従来技術の
ように材料層の面積を半導体ペレットの総面積に対して
２０％未満のままにしておいた時には材料層の加工寸法
のばらつきは、およそ±０゜３μｍ程度あったのに対し
て、半導体ペレットの総面積に対する材料層の面積を２
０パ一セント以上とることによって、材料層の加工寸法
のばらつきは、およそ±０．１μｍに向上させることが
出来た。 このために、素子の製造歩留まりも平均５
パーセントアツプさせることが出来た。
ように材料層の面積を半導体ペレットの総面積に対して
２０％未満のままにしておいた時には材料層の加工寸法
のばらつきは、およそ±０゜３μｍ程度あったのに対し
て、半導体ペレットの総面積に対する材料層の面積を２
０パ一セント以上とることによって、材料層の加工寸法
のばらつきは、およそ±０．１μｍに向上させることが
出来た。 このために、素子の製造歩留まりも平均５
パーセントアツプさせることが出来た。
第１図は、本発明の半導体装置の一実施例における半導
体ベレットの概略平面図である。 第２図は、半導体ペレットサイズに占める多結晶シリコ
ン層の面積の割合と半導体ベレット内での加工寸法の変
動値を示す図。 １００ ・・・ 半導体ベレット １０１ ・・・ 多結晶シリコン層 １０２ ・・・ 領域 ：半導体ペレットを動作させる
ために必要 な多結晶シリコン層 の領域 １０３ ・・・ 領域 ：素子の動作に直接影響を与え
ない多結晶 シリコン層の領域 以上
体ベレットの概略平面図である。 第２図は、半導体ペレットサイズに占める多結晶シリコ
ン層の面積の割合と半導体ベレット内での加工寸法の変
動値を示す図。 １００ ・・・ 半導体ベレット １０１ ・・・ 多結晶シリコン層 １０２ ・・・ 領域 ：半導体ペレットを動作させる
ために必要 な多結晶シリコン層 の領域 １０３ ・・・ 領域 ：素子の動作に直接影響を与え
ない多結晶 シリコン層の領域 以上
Claims (1)
- 半導体装置において、該半導体装置の主面を構成する一
材料層の面積が、少なくとも該半導体装置の主面の面積
の２割以上になるように、該一材料層が形成されてなる
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29264889A JPH03153076A (ja) | 1989-11-10 | 1989-11-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29264889A JPH03153076A (ja) | 1989-11-10 | 1989-11-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03153076A true JPH03153076A (ja) | 1991-07-01 |
Family
ID=17784505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29264889A Pending JPH03153076A (ja) | 1989-11-10 | 1989-11-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03153076A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005427A (ja) * | 2003-06-11 | 2005-01-06 | Fuji Electric Holdings Co Ltd | 半導体デバイスの製造方法 |
-
1989
- 1989-11-10 JP JP29264889A patent/JPH03153076A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005427A (ja) * | 2003-06-11 | 2005-01-06 | Fuji Electric Holdings Co Ltd | 半導体デバイスの製造方法 |
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