JPH03161935A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03161935A JPH03161935A JP1302593A JP30259389A JPH03161935A JP H03161935 A JPH03161935 A JP H03161935A JP 1302593 A JP1302593 A JP 1302593A JP 30259389 A JP30259389 A JP 30259389A JP H03161935 A JPH03161935 A JP H03161935A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- integrated circuit
- semiconductor integrated
- film
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/59—Bond pads specially adapted therefor
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路に関する。
従来から、半導体集積回路においては、これを構戒する
トランジスタなどのような個々の半導体素子の電気的接
続を行うために、蒸着などによって堆積させたアルミニ
ウム薄膜をバターニングしてなるアル鋭ニウム配線が用
いられている。そして、このようにして形成されたアル
ミニウム配線の終端から外部へと電気的接続を取り出す
には、第４図の平面図及び第５図の断面図でそれぞれ示
すように、このアルミニウム配線の終端の形状を大きく
（面積を広く）設定してボンディングパッドとしたうえ
、このボンディングバソドに、例えば、金などからなる
リード線を溶着するのが一般的となっている。なお、こ
れらの図における符号１は半導体基板、２は半導体素子
、３は絶縁膜、４．５はアルミニウム配線、６．７はボ
ンディングパッド、８．９はリード線を示している。
トランジスタなどのような個々の半導体素子の電気的接
続を行うために、蒸着などによって堆積させたアルミニ
ウム薄膜をバターニングしてなるアル鋭ニウム配線が用
いられている。そして、このようにして形成されたアル
ミニウム配線の終端から外部へと電気的接続を取り出す
には、第４図の平面図及び第５図の断面図でそれぞれ示
すように、このアルミニウム配線の終端の形状を大きく
（面積を広く）設定してボンディングパッドとしたうえ
、このボンディングバソドに、例えば、金などからなる
リード線を溶着するのが一般的となっている。なお、こ
れらの図における符号１は半導体基板、２は半導体素子
、３は絶縁膜、４．５はアルミニウム配線、６．７はボ
ンディングパッド、８．９はリード線を示している。
ところで、前記従来構成の半導体集積回路においては、
半導体基板ｌとボンディングパッド６，７とが膜厚の薄
い絶縁膜３を介して隣接していることから、これらの両
者間の静電容量が大きくなってしまう。すなわち、例え
ば、第４図で示す従来例において角形とされたボンディ
ングパソド６，７それぞれの大きさが縦１５０μｍ×横
１５０μｍであり、かつ、酸化シリコンからなる絶縁膜
３の膜厚が１μｍであるものとした場合、半導体基板１
とポンディングパソド６，７との間の静電容量は最大で
５．２ｘｌＯ−３ｐ Ｆとなる。
半導体基板ｌとボンディングパッド６，７とが膜厚の薄
い絶縁膜３を介して隣接していることから、これらの両
者間の静電容量が大きくなってしまう。すなわち、例え
ば、第４図で示す従来例において角形とされたボンディ
ングパソド６，７それぞれの大きさが縦１５０μｍ×横
１５０μｍであり、かつ、酸化シリコンからなる絶縁膜
３の膜厚が１μｍであるものとした場合、半導体基板１
とポンディングパソド６，７との間の静電容量は最大で
５．２ｘｌＯ−３ｐ Ｆとなる。
そして、この静電容量がいわゆる浮遊容量として作用す
ることになる結果、半導体集積回路の特性劣化を招くと
いう不都合が生しることになっていた。
ることになる結果、半導体集積回路の特性劣化を招くと
いう不都合が生しることになっていた。
この発明は、このような不都合に鑑みて創案されたもの
であって、ボンディングバソドと半導体基板との間の静
電容量を小さくでき、浮遊容量を低減して特性劣化の防
止を図ることができる半導体集積回路め提供を目的とし
ている。
であって、ボンディングバソドと半導体基板との間の静
電容量を小さくでき、浮遊容量を低減して特性劣化の防
止を図ることができる半導体集積回路め提供を目的とし
ている。
この発明に係る半導体集積回路は、このような目的を達
威ずべく、ボンディングパッドの下側に位置する絶縁膜
の膜厚のみを他に位置する部分の膜厚よりも厚く形成し
たことを特徴とするものである。
威ずべく、ボンディングパッドの下側に位置する絶縁膜
の膜厚のみを他に位置する部分の膜厚よりも厚く形成し
たことを特徴とするものである。
上記構成によれば、ポンディングバソドと半導体基板と
が互いに膜厚の厚い絶縁膜を介して隣接している結果、
これらの両者間の静電容量は小さくなる。そこで、この
静電容量による浮遊容量も低減されることになり、半導
体集積回路の特性劣化を招くことが防止されることにな
る。
が互いに膜厚の厚い絶縁膜を介して隣接している結果、
これらの両者間の静電容量は小さくなる。そこで、この
静電容量による浮遊容量も低減されることになり、半導
体集積回路の特性劣化を招くことが防止されることにな
る。
以下、この発明の実施例を図面に基づいて説明する。
第１図は本実施例に係る半導体集積回路の概略構成を示
す平面図、第２図は第１図のｎ−ｎ線に沿う断面図であ
り、第３図（ａ）〜（Ｃ）はその製造手順を示す工程断
面図である。なお、本実施例を示す第１図ないし第３図
（ａ）〜（ｃ）において、従来例を示す第４図及び第５
図と互いに同一もしくは相当する部品、部分には同一符
号を付し、ここでの詳しい説明は省略する。
す平面図、第２図は第１図のｎ−ｎ線に沿う断面図であ
り、第３図（ａ）〜（Ｃ）はその製造手順を示す工程断
面図である。なお、本実施例を示す第１図ないし第３図
（ａ）〜（ｃ）において、従来例を示す第４図及び第５
図と互いに同一もしくは相当する部品、部分には同一符
号を付し、ここでの詳しい説明は省略する。
第１図及び第２図で示すように、本実施例に係る半導体
集積回路を構威する半導体基仮１の表面上には半導体素
子２及び絶縁膜３が形或される一方、この半導体素子２
の両側位置には他に位置する絶縁膜３部分よりも膜厚の
厚い絶縁膜１０，ＩＩがそれぞれ形成されている。そし
て、これらの絶縁膜１０．１１上には半導体素子２の電
気的接続を行うためのアルミニウム配線４，５が形或さ
３ れており、その終端それぞれには形状が大きく（面積を
広く ）設定されたボンディングパソド６７が形成され
ている。なお、第１図で示すボンディングバソド６．７
の平面視形状は角形とされているが、この形状のみに限
定されるものではないことばいうまでもない。
集積回路を構威する半導体基仮１の表面上には半導体素
子２及び絶縁膜３が形或される一方、この半導体素子２
の両側位置には他に位置する絶縁膜３部分よりも膜厚の
厚い絶縁膜１０，ＩＩがそれぞれ形成されている。そし
て、これらの絶縁膜１０．１１上には半導体素子２の電
気的接続を行うためのアルミニウム配線４，５が形或さ
３ れており、その終端それぞれには形状が大きく（面積を
広く ）設定されたボンディングパソド６７が形成され
ている。なお、第１図で示すボンディングバソド６．７
の平面視形状は角形とされているが、この形状のみに限
定されるものではないことばいうまでもない。
さらに、これらのボンディングパソド６，７には、半導
体素子２の電気的接続を外部へ取り出すためのリード線
８．９がそれぞれ溶着されている。
体素子２の電気的接続を外部へ取り出すためのリード線
８．９がそれぞれ溶着されている。
すなわち、本実施例にお．いては、ボンディングパノド
６．７の下側に位置する絶縁膜１０．１１の膜厚のみが
、他に位置する部分（絶縁膜３）の膜厚よりも厚くなる
ように設定されている。
６．７の下側に位置する絶縁膜１０．１１の膜厚のみが
、他に位置する部分（絶縁膜３）の膜厚よりも厚くなる
ように設定されている。
つぎに、本実施例に係る半導体集積回路の製造手順を、
第３図（ａ）〜（ｃ）で示す工程断面図に基づいて説明
する。
第３図（ａ）〜（ｃ）で示す工程断面図に基づいて説明
する。
まず、第３図（ａ）で示すように、半導体基板ｌの表面
上には、半導体素子２と、膜厚が１μｍとされた酸化シ
リコンからなる絶縁膜３とを形戒する。つぎに、第３図
（ｂ）で示すように、周知の成４ 膜技術を用いることにより、膜厚が１μｍとされた酸化
シリコンからなる新たな絶縁膜１２を、半導体素子２及
び絶縁膜３上の全面にわたって堆積させる。その結果、
この半導体基板１の表面は、２μｍというような膜厚の
厚い絶縁膜３，１２によって覆われていることになる。
上には、半導体素子２と、膜厚が１μｍとされた酸化シ
リコンからなる絶縁膜３とを形戒する。つぎに、第３図
（ｂ）で示すように、周知の成４ 膜技術を用いることにより、膜厚が１μｍとされた酸化
シリコンからなる新たな絶縁膜１２を、半導体素子２及
び絶縁膜３上の全面にわたって堆積させる。その結果、
この半導体基板１の表面は、２μｍというような膜厚の
厚い絶縁膜３，１２によって覆われていることになる。
そののち、絶縁膜１２における他の部分、すなわち、半
導体素子２の両側に位置する所要部分を除く部分を、第
３図（ｃ）で示すように、周知の写真製版技術によって
除去する。すると、半導体素子２の両側位置には絶縁膜
３，１２からなる膜厚の厚い絶縁膜１０．１１が残存す
ることになり、絶縁膜１２が除去された他の部分には膜
厚の薄い絶縁膜３のみが形成されていることになる。な
お、この膜厚の厚い絶縁膜１０．１１は、前記絶縁膜３
を形或する際に、必要な膜厚とされた絶縁膜を予め形成
しておき、そのうちの前記絶縁膜３と対応する他の部分
のみを写真製版技術で除去することによっても形戒可能
であることはいうまでもない。
導体素子２の両側に位置する所要部分を除く部分を、第
３図（ｃ）で示すように、周知の写真製版技術によって
除去する。すると、半導体素子２の両側位置には絶縁膜
３，１２からなる膜厚の厚い絶縁膜１０．１１が残存す
ることになり、絶縁膜１２が除去された他の部分には膜
厚の薄い絶縁膜３のみが形成されていることになる。な
お、この膜厚の厚い絶縁膜１０．１１は、前記絶縁膜３
を形或する際に、必要な膜厚とされた絶縁膜を予め形成
しておき、そのうちの前記絶縁膜３と対応する他の部分
のみを写真製版技術で除去することによっても形戒可能
であることはいうまでもない。
引き続き、周知の或膜技術及び写真製版技術を用いるこ
とにより、半導体素子２の電気的接続を行うためのアル
旦ニウム配線４．５を形成するとともに、絶縁膜１０．
１１上にボンディングパノド６，７を形或する。そのの
ち、ボンディングパソド６，７のそれぞれにリード線８
．９を溶着すれば、第１図及び第２図で示す半導体集積
回路として完威する。
とにより、半導体素子２の電気的接続を行うためのアル
旦ニウム配線４．５を形成するとともに、絶縁膜１０．
１１上にボンディングパノド６，７を形或する。そのの
ち、ボンディングパソド６，７のそれぞれにリード線８
．９を溶着すれば、第１図及び第２図で示す半導体集積
回路として完威する。
そして、本実施例に係る半導体集積回路においては、そ
の半導体基板１とボンディングバソド６７とが互いに膜
厚の厚い絶縁膜１０．１１を介して互いに隣接している
ことから、これらの両者間の静電容量は小さくなる。す
なわち、例えば、第１図で示すような角形とされたボン
ディングパソド６．７それぞれの大きさが縦１５０μｍ
×横１５０μｍであり、かつ、酸化シリコンからなる絶
縁膜１０．１１それぞれの膜厚が２μｍである場合、半
導体基板１とボンディングバンド６．７との間の静電容
量は最大で２．６ ｘ １０−：ｌｐ Ｆとなり、従来
例に比べて大幅に小さくなる。
の半導体基板１とボンディングバソド６７とが互いに膜
厚の厚い絶縁膜１０．１１を介して互いに隣接している
ことから、これらの両者間の静電容量は小さくなる。す
なわち、例えば、第１図で示すような角形とされたボン
ディングパソド６．７それぞれの大きさが縦１５０μｍ
×横１５０μｍであり、かつ、酸化シリコンからなる絶
縁膜１０．１１それぞれの膜厚が２μｍである場合、半
導体基板１とボンディングバンド６．７との間の静電容
量は最大で２．６ ｘ １０−：ｌｐ Ｆとなり、従来
例に比べて大幅に小さくなる。
７
相当する部品、部分を示している。
以上説明したように、この発明に係る半導体集積回路に
おいては、ボンディングバンドと半導体基板とが互いに
膜厚の厚い絶縁膜を介して隣接しているので、これらの
両者間の静電容量が小さくなり、この静電容量による浮
遊容量が低減されることになる結果、半導体集積回路の
特性劣化を有効に防止することができるという効果が得
られる。
おいては、ボンディングバンドと半導体基板とが互いに
膜厚の厚い絶縁膜を介して隣接しているので、これらの
両者間の静電容量が小さくなり、この静電容量による浮
遊容量が低減されることになる結果、半導体集積回路の
特性劣化を有効に防止することができるという効果が得
られる。
第１図ないし第３図（ａ）〜（ｃ）は本発明の実施例に
係り、第１図は半導体集積回路の概略構或を示す平面図
、第２図は第１図のｎ−ｎ線に沿う断面図であり、第３
図（ａ）〜（ｃ）はその製造手順を示す工程断面図であ
る。また、第４図及び第５図は従来例に係り、第４図は
半導体集積回路の概略構成を示す平面図、第５図は第４
図のＶ−Ｖ線に沿う断面図である。 図における符号６，７はポンディングパッド、１０．１
１は絶縁膜である。 なお、図中め同一符号は、互いに同一もしくは８
係り、第１図は半導体集積回路の概略構或を示す平面図
、第２図は第１図のｎ−ｎ線に沿う断面図であり、第３
図（ａ）〜（ｃ）はその製造手順を示す工程断面図であ
る。また、第４図及び第５図は従来例に係り、第４図は
半導体集積回路の概略構成を示す平面図、第５図は第４
図のＶ−Ｖ線に沿う断面図である。 図における符号６，７はポンディングパッド、１０．１
１は絶縁膜である。 なお、図中め同一符号は、互いに同一もしくは８
Claims (1)
- （１）ボンディングパッドの下側に位置する絶縁膜の膜
厚のみを他に位置する部分の膜厚よりも厚く形成したこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302593A JPH03161935A (ja) | 1989-11-20 | 1989-11-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302593A JPH03161935A (ja) | 1989-11-20 | 1989-11-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03161935A true JPH03161935A (ja) | 1991-07-11 |
Family
ID=17910846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1302593A Pending JPH03161935A (ja) | 1989-11-20 | 1989-11-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03161935A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999065075A1 (en) * | 1998-06-12 | 1999-12-16 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same |
-
1989
- 1989-11-20 JP JP1302593A patent/JPH03161935A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999065075A1 (en) * | 1998-06-12 | 1999-12-16 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same |
| KR100449307B1 (ko) * | 1998-06-12 | 2004-09-18 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 및 그 제조 방법 |
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