JPH03164848A - Ｉ／０アクセス方式 - Google Patents
Ｉ／０アクセス方式Info
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- JPH03164848A JPH03164848A JP30210689A JP30210689A JPH03164848A JP H03164848 A JPH03164848 A JP H03164848A JP 30210689 A JP30210689 A JP 30210689A JP 30210689 A JP30210689 A JP 30210689A JP H03164848 A JPH03164848 A JP H03164848A
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- JP
- Japan
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- data
- access
- cpu
- control
- lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパーソナルコンビエータや端末等の情報処理装
置に係り、特に、高性能なＣＰＵを用い九際のＩ／Ｏア
クセス万式に関する。
置に係り、特に、高性能なＣＰＵを用い九際のＩ／Ｏア
クセス万式に関する。
近年、工／Ｏデバイスの高性能化、高機能化が進み、多
種多様なＬＳＩが開発されている。これらのＬＳＩは、
高機能化のために、数多くの内部レジスタをもっている
０例えば、■日立製作断裂・画像処理用ＬＳＩ＠ＨＤ１
５３／Ｏ９（３チヤネル６ビツトＤＡコンバータ内蔵カ
ラーパレツトＬＳＩ）では、２６万色中の２５６色を同
時に表示できる。これは、赤、緑、青の各色を６ビツト
ずつで表現し、この１８ビツト（６ビツトＸ３）のレジ
スタを２５６個内蔵し、２６万色中の２５６色を同時に
表示できるようにしている。
種多様なＬＳＩが開発されている。これらのＬＳＩは、
高機能化のために、数多くの内部レジスタをもっている
０例えば、■日立製作断裂・画像処理用ＬＳＩ＠ＨＤ１
５３／Ｏ９（３チヤネル６ビツトＤＡコンバータ内蔵カ
ラーパレツトＬＳＩ）では、２６万色中の２５６色を同
時に表示できる。これは、赤、緑、青の各色を６ビツト
ずつで表現し、この１８ビツト（６ビツトＸ３）のレジ
スタを２５６個内蔵し、２６万色中の２５６色を同時に
表示できるようにしている。
上記ＬＳＩは、パッケージのピン数ヲ少なくするため、
データバス幅を８ビツトとしていることが多い。また、
ＬＳＩのすべての内部レジスタを設定するためには、第
５図のように、すなわち、赤データの設定、緑データの
設定、背データの設定というＩ／Ｏアクセスをミロと、
ＣＰＵの内部レジスタへのデータ転送をミロの計六回の
処理を２５６回繰り返し行う必要がある。これは、ＬＳ
Ｉのデータバス幅が８ビツトのため、−回のＩ／Ｏアク
セスで、赤、緑、青データを設定できないからである。
データバス幅を８ビツトとしていることが多い。また、
ＬＳＩのすべての内部レジスタを設定するためには、第
５図のように、すなわち、赤データの設定、緑データの
設定、背データの設定というＩ／Ｏアクセスをミロと、
ＣＰＵの内部レジスタへのデータ転送をミロの計六回の
処理を２５６回繰り返し行う必要がある。これは、ＬＳ
Ｉのデータバス幅が８ビツトのため、−回のＩ／Ｏアク
セスで、赤、緑、青データを設定できないからである。
そのため、へピッ）ＣＰＴＪを用いても、第３図のよう
な高性能な３２ビツトＣＰｔ１を用いても、ＬＳＩへの
データ設定処理時間がほとんど変わらないという問題が
あった。
な高性能な３２ビツトＣＰｔ１を用いても、ＬＳＩへの
データ設定処理時間がほとんど変わらないという問題が
あった。
本発明の目的はＬＳＩなどのＩ／ＯデバイスへのＩ／Ｏ
アクセスを高速に行うことにある。
アクセスを高速に行うことにある。
上記目的を達成するために、本発明は、中央処理装置と
複数の工／Ｏデバイスをもち、前記中央処理装置と前記
Ｉ／Ｏデバイス間でデータの受け渡しを行う情報処理装
置において、前記中央処理装置からのデータを保持する
保持手段と、前記保持手段で保持したデータを選択する
選択手段と、前記保持手段と選択手段とＩ／Ｏデバイス
へのアクセスを制御する制御手段を備え、前記中央処理
装置から前記Ｉ／Ｏデバイスへの一回のアクセスで、工
／Ｏデバイス内のレジスタに連続してデータの薔き込み
を行うものである。
複数の工／Ｏデバイスをもち、前記中央処理装置と前記
Ｉ／Ｏデバイス間でデータの受け渡しを行う情報処理装
置において、前記中央処理装置からのデータを保持する
保持手段と、前記保持手段で保持したデータを選択する
選択手段と、前記保持手段と選択手段とＩ／Ｏデバイス
へのアクセスを制御する制御手段を備え、前記中央処理
装置から前記Ｉ／Ｏデバイスへの一回のアクセスで、工
／Ｏデバイス内のレジスタに連続してデータの薔き込み
を行うものである。
本発明による工／Ｏアクセス万式では、保持手段はＣＰ
ＵからＩ／ＯデバイスＩ、ＩＩへの書き込みデータを保
持する。また、選択手段は保持手段で保持したデータの
うち、工／ＯデバイスＬＳＩに与えるデータを選択する
。ま念、制御手段は。
ＵからＩ／ＯデバイスＩ、ＩＩへの書き込みデータを保
持する。また、選択手段は保持手段で保持したデータの
うち、工／ＯデバイスＬＳＩに与えるデータを選択する
。ま念、制御手段は。
保持手段のデータ保持動作と選択手段のデータ選択動作
を制御する。それとともに、Ｉ／ＯデバイスＬＳＩへの
アクセスをも制御する。つま）、ＣＰｕからＩ／Ｏデバ
イスＬＳＩへの書き込みが行なわれると、ＣＰＵからの
書き込みデータを保持するように保持手段を制御する。
を制御する。それとともに、Ｉ／ＯデバイスＬＳＩへの
アクセスをも制御する。つま）、ＣＰｕからＩ／Ｏデバ
イスＬＳＩへの書き込みが行なわれると、ＣＰＵからの
書き込みデータを保持するように保持手段を制御する。
同時に、Ｉ／Ｏライト信号（ｘｏｗｃ信号）がＣＰＬＩ
から出力されると、制御手段は、ＣＰＵに対して、ウェ
イト信号（ＷＡＩ’ｌ’信号）を出力して、アクセスを
引き延す。Ｉ／ＯデバイスＬＳＩへのデータの書き込み
は、第６図のタイムチャートのように、連続して行うよ
う制御手段が、選択手段やＩ／ＯデバイスＬＳＩを制御
する。すなわち、ＣＰｔ１からの一回のアクセスで、デ
ータＡ、Ｂ、Ｃを連続してＩ ／ ＯデバイスＬＳＩに
書き込む。
から出力されると、制御手段は、ＣＰＵに対して、ウェ
イト信号（ＷＡＩ’ｌ’信号）を出力して、アクセスを
引き延す。Ｉ／ＯデバイスＬＳＩへのデータの書き込み
は、第６図のタイムチャートのように、連続して行うよ
う制御手段が、選択手段やＩ／ＯデバイスＬＳＩを制御
する。すなわち、ＣＰｔ１からの一回のアクセスで、デ
ータＡ、Ｂ、Ｃを連続してＩ ／ ＯデバイスＬＳＩに
書き込む。
従って、ＣＰＵの一回のアクセスでｘ／Ｏデバイスに複
数のデータを書き込むことができる。
数のデータを書き込むことができる。
これＫよシ、従来技術に比べ、Ｉ／Ｏデバイスに対して
高速にデータを書き込むことができる。その上、書き込
み処理プログラムも、第４図のように、従来に比べ約１
１５に低減することができる。
高速にデータを書き込むことができる。その上、書き込
み処理プログラムも、第４図のように、従来に比べ約１
１５に低減することができる。
以下、本発明の一実施例を第１図、第２図、第６図よシ
説明する。１ＧはＣＰＵである。１１゜’２１１５．１
４はデータバス、１５はアドレスバスである。１６はｃ
ｐｔｚ ｏから出力されるＩ／Ｏライト信号（ＩＯｗｃ
）である。１７はＩ／ＯデバイスＬＳＩである。２０は
制御手段で、Ｉ／Ｏ制御制御発生回路２０１、ラッチ信
号発生回路２０２％選択手段制御回路２０３から構成さ
れる。２１は、ＣＰｕ／Ｏへのウェイト信号（ＷＡＩＴ
）である、２２は、Ｉ／ＯデバイスＬＳ１１７へのＩ／
Ｏライト信号（Ｉｏｗｃｌ）である。
説明する。１ＧはＣＰＵである。１１゜’２１１５．１
４はデータバス、１５はアドレスバスである。１６はｃ
ｐｔｚ ｏから出力されるＩ／Ｏライト信号（ＩＯｗｃ
）である。１７はＩ／ＯデバイスＬＳＩである。２０は
制御手段で、Ｉ／Ｏ制御制御発生回路２０１、ラッチ信
号発生回路２０２％選択手段制御回路２０３から構成さ
れる。２１は、ＣＰｕ／Ｏへのウェイト信号（ＷＡＩＴ
）である、２２は、Ｉ／ＯデバイスＬＳ１１７へのＩ／
Ｏライト信号（Ｉｏｗｃｌ）である。
２３は、保持手段２５へのラッチ信号である。
２４は選択手段２６の選択制御信号である。５１は、選
択手段２６から出力されるデータのバスである。また、
第２図の２０４はラッチ信号発生回路２０２、選択手段
制御回路２０３への制御４Ｍ号で、Ｉ／Ｏ制御制御発生
回路２０１より出力される。
択手段２６から出力されるデータのバスである。また、
第２図の２０４はラッチ信号発生回路２０２、選択手段
制御回路２０３への制御４Ｍ号で、Ｉ／Ｏ制御制御発生
回路２０１より出力される。
次に、本実施例の動作を説明する。これは、３２ビツト
のｃｐａｌｏから８ビツトＩ ／ ＯデバイスＬＳ１１
７に対し、データをミロ連続して沓き込む必要がある場
合について説明する。
のｃｐａｌｏから８ビツトＩ ／ ＯデバイスＬＳ１１
７に対し、データをミロ連続して沓き込む必要がある場
合について説明する。
まず、ＣＰｕ／ＯからＩ／ＯデバイスＬＳ１１７に対し
て書き込みのアクセスを行う。アクセスが開始されると
、ＣＰＴＪｌｏはアドレス、データをそれぞれアドレス
バス１５、データバス１１゜１２．１５．１４に出力す
るとともに、Ｉ ／ Ｏライト信号（ｘｏｗｃ）ｔ−出
力する。出力された工／Ｏライト信号（ＩＯＷＣ）１６
が制御手段２０に入力すると、内部のＩ ／ Ｏ制御信
号発生口路２０１がウェイト信号（ＷＡ１１′）２１を
出力して、ＣＰｔ１／Ｏに対し、アクセスを引き延す、
それとともに、制御信号２０４をラッチ信号発生回路２
０２に出力する。ラッチ信号発生回路２０２はこの制御
信号２０４を基に１保持手段２５へのラッチ信号２３を
生成する。保持手段２５はこのラッチ信号２３でデータ
バス１１．１２．１３のデータＡ、Ｂ、Ｃ（第６図）を
保持する。ｔた、選択手段制御回路２０５は、制御信号
２４を出力し、データバス３１にデータＡが出力される
よう選択手段２６を制御する。データＡがデータバス３
１に出力された後、Ｉ／Ｏ制御制御発生回路２０１は、
Ｉ／Ｏライト信号（Ｉｏｗｃｔ）２２ｆ：出力し、デー
タＡをＩ／ＯデバイスＬＳ１１７に書き込む。次に１選
択手段制御回路２０３は制御信号２４を出力し、データ
バス３１にデータＢが出力されるよう選択手段２６ｔ−
制御する。データＢがデータバス３１に出力されている
間に、エフ０制御信号発生回路２０１は、Ｉ／Ｏライト
信号（ＩＯＷＣｌ）２２を出力し、データＢｔ−Ｉ／Ｏ
デバイスＬＳ１１７に書き込む。同様に１選択手段制御
回路２０３は制御信号２４を出力し、データバス３１に
データＣが出力されるよう、選択手段２６を制御する。
て書き込みのアクセスを行う。アクセスが開始されると
、ＣＰＴＪｌｏはアドレス、データをそれぞれアドレス
バス１５、データバス１１゜１２．１５．１４に出力す
るとともに、Ｉ ／ Ｏライト信号（ｘｏｗｃ）ｔ−出
力する。出力された工／Ｏライト信号（ＩＯＷＣ）１６
が制御手段２０に入力すると、内部のＩ ／ Ｏ制御信
号発生口路２０１がウェイト信号（ＷＡ１１′）２１を
出力して、ＣＰｔ１／Ｏに対し、アクセスを引き延す、
それとともに、制御信号２０４をラッチ信号発生回路２
０２に出力する。ラッチ信号発生回路２０２はこの制御
信号２０４を基に１保持手段２５へのラッチ信号２３を
生成する。保持手段２５はこのラッチ信号２３でデータ
バス１１．１２．１３のデータＡ、Ｂ、Ｃ（第６図）を
保持する。ｔた、選択手段制御回路２０５は、制御信号
２４を出力し、データバス３１にデータＡが出力される
よう選択手段２６を制御する。データＡがデータバス３
１に出力された後、Ｉ／Ｏ制御制御発生回路２０１は、
Ｉ／Ｏライト信号（Ｉｏｗｃｔ）２２ｆ：出力し、デー
タＡをＩ／ＯデバイスＬＳ１１７に書き込む。次に１選
択手段制御回路２０３は制御信号２４を出力し、データ
バス３１にデータＢが出力されるよう選択手段２６ｔ−
制御する。データＢがデータバス３１に出力されている
間に、エフ０制御信号発生回路２０１は、Ｉ／Ｏライト
信号（ＩＯＷＣｌ）２２を出力し、データＢｔ−Ｉ／Ｏ
デバイスＬＳ１１７に書き込む。同様に１選択手段制御
回路２０３は制御信号２４を出力し、データバス３１に
データＣが出力されるよう、選択手段２６を制御する。
データＣがデータバス３１に出力されている間に、Ｉ／
Ｏ制御制御発生回路２０１は、Ｉ／Ｏライト信号（ＩＯ
ＷＣｌ）２２を出力し、データＣｔ−Ｉ ／Ｏデバイス
ＬＳ１１７に書き込む、データＣの書き込みを終了する
と、Ｉ／Ｏ制御制御発生回路２０１は、ＣＰＴＪｌｏへ
のウェイト信号（ＷＡＩテ）を解除し、アクセスを終了
する。このように、ＣＰＴＪｌｏの一回のアクセスで、
Ｉ／ＯデバイスＬＳ１１７ヘデータを三回書き込める。
Ｏ制御制御発生回路２０１は、Ｉ／Ｏライト信号（ＩＯ
ＷＣｌ）２２を出力し、データＣｔ−Ｉ ／Ｏデバイス
ＬＳ１１７に書き込む、データＣの書き込みを終了する
と、Ｉ／Ｏ制御制御発生回路２０１は、ＣＰＴＪｌｏへ
のウェイト信号（ＷＡＩテ）を解除し、アクセスを終了
する。このように、ＣＰＴＪｌｏの一回のアクセスで、
Ｉ／ＯデバイスＬＳ１１７ヘデータを三回書き込める。
ＣＰＴＪｌｏに１６ビツトのｃｐｕ％または、６４ビツ
トのＣＰＵを用いても同等の効果を得ることができる。
トのＣＰＵを用いても同等の効果を得ることができる。
また、連続して三回または、四回以上データを書き込む
必要のあるＩ／Ｏデバイス１７、例えば、ＤＭＡコント
ローラなどを用いても本発明を適用できることは言うま
でもない。
必要のあるＩ／Ｏデバイス１７、例えば、ＤＭＡコント
ローラなどを用いても本発明を適用できることは言うま
でもない。
次に、この実施例における効果を第４図、第５図の７０
−チャートを用いて説明する。第４図は本発明を用いて
、Ｘ／ＯデバイスＬＳＩにデータをミロ連続して書き込
む場合の７０−チャートである。第５図は、従来技術を
用いて、Ｉ／ＯデバイスＬＳＩにデータをミロ連続して
薔き込む場合の７０−チャートである。
−チャートを用いて説明する。第４図は本発明を用いて
、Ｘ／ＯデバイスＬＳＩにデータをミロ連続して書き込
む場合の７０−チャートである。第５図は、従来技術を
用いて、Ｉ／ＯデバイスＬＳＩにデータをミロ連続して
薔き込む場合の７０−チャートである。
第５図の従来技術では、Ｉ／ＯデバイスＬＳＩに対して
、データを書き込む場合には、ＣＰＴＪ内部のレジスタ
へのデータ転送を三回％ Ｉ／ＯデバイスＬＳＩへのデ
ータ書き込みを三回行う必要がある。
、データを書き込む場合には、ＣＰＴＪ内部のレジスタ
へのデータ転送を三回％ Ｉ／ＯデバイスＬＳＩへのデ
ータ書き込みを三回行う必要がある。
それに対して、第４図の本発明では、Ｉ／ＯデバイスＬ
ＳＩに対して、データを書き込む場合には、ＣＰＵ内部
のレジスタへのデータ転送は一同で済み、ＣＰＵからＩ
／ＯデバイスＬＳＩへのデータ書き込みは、見かけ上−
回で済む、そのため、従来技術に比べ、ＣＰＵ内部のレ
ジスタへのデータ転送命令を三回、Ｘ／ＯデバイスＬＳ
Ｉへのデータ書き込み命令を三回実行する必要がないの
で高速にＩ／ＯデバイスＬＳＩに対しデータｔ−書き込
むことができる。
ＳＩに対して、データを書き込む場合には、ＣＰＵ内部
のレジスタへのデータ転送は一同で済み、ＣＰＵからＩ
／ＯデバイスＬＳＩへのデータ書き込みは、見かけ上−
回で済む、そのため、従来技術に比べ、ＣＰＵ内部のレ
ジスタへのデータ転送命令を三回、Ｘ／ＯデバイスＬＳ
Ｉへのデータ書き込み命令を三回実行する必要がないの
で高速にＩ／ＯデバイスＬＳＩに対しデータｔ−書き込
むことができる。
また、書き込みのためのプログラムも従来技術に比べ、
約１７３に低減することができる。
約１７３に低減することができる。
、〔発明の効果〕
本発明によれば、Ｉ／ＯデバイスＬＳＩへのデータ書き
込みを連続して行う場合、ＣＰＵからの一回のアクセス
で行うことができ、高速アクセスが可能となった・ また、書き込みプログラムも従来に比べ大幅に低減する
ことができる。
込みを連続して行う場合、ＣＰＵからの一回のアクセス
で行うことができ、高速アクセスが可能となった・ また、書き込みプログラムも従来に比べ大幅に低減する
ことができる。
第１図は、本発明の一実施例のブロック図、第２図は第
１図の制御手段のブロック図、第３図は従来技術を示す
ブロック図、第４図、第５図は。 第１図の実施例の効果を説明するフローチャート、第６
図は、第１図の動作のタイミングチャートである。 ／Ｏ・・・ＣＰＵ、２０１・・・Ｉ ／ Ｏ制御信号発
生回路、２０・・・制御手段、２０２・・・ラッチ信号
発生回路、２１・・・ウェイト信号、２０３・・・選択
手段制御回路、 ２５・・・・・・保持手段、 ２６・・・・・・選択手段。
１図の制御手段のブロック図、第３図は従来技術を示す
ブロック図、第４図、第５図は。 第１図の実施例の効果を説明するフローチャート、第６
図は、第１図の動作のタイミングチャートである。 ／Ｏ・・・ＣＰＵ、２０１・・・Ｉ ／ Ｏ制御信号発
生回路、２０・・・制御手段、２０２・・・ラッチ信号
発生回路、２１・・・ウェイト信号、２０３・・・選択
手段制御回路、 ２５・・・・・・保持手段、 ２６・・・・・・選択手段。
Claims (1)
- １、中央処理装置と複数のＩ／Ｏデバイスを有し、前記
中央処理装置と前記Ｉ／Ｏデバイス間でデータの受け渡
しを行う情報処理装置において、前記中央処理装置から
のデータを保持する保持手段と、前記保持手段で保持し
たデータを選択する選択手段と、前記保持手段と前記選
択手段と前記Ｉ／Ｏデバイスへのアクセスを制御する制
御手段とを備え、前記中央処理装置から前記Ｉ／Ｏデバ
イスへの一回のアクセスで、前記Ｉ／Ｏデバイス内のレ
ジスタに連続してデータの書き込みを行うことを特徴と
するＩ／Ｏアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30210689A JPH03164848A (ja) | 1989-11-22 | 1989-11-22 | Ｉ／０アクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30210689A JPH03164848A (ja) | 1989-11-22 | 1989-11-22 | Ｉ／０アクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03164848A true JPH03164848A (ja) | 1991-07-16 |
Family
ID=17905006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30210689A Pending JPH03164848A (ja) | 1989-11-22 | 1989-11-22 | Ｉ／０アクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03164848A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7782512B2 (en) | 2007-09-04 | 2010-08-24 | Sony Corporation | Light irradiation device, fine particle analyzing apparatus, and light irradiation method |
-
1989
- 1989-11-22 JP JP30210689A patent/JPH03164848A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7782512B2 (en) | 2007-09-04 | 2010-08-24 | Sony Corporation | Light irradiation device, fine particle analyzing apparatus, and light irradiation method |
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