JPH03175383A - テスト回路 - Google Patents
テスト回路Info
- Publication number
- JPH03175383A JPH03175383A JP1316052A JP31605289A JPH03175383A JP H03175383 A JPH03175383 A JP H03175383A JP 1316052 A JP1316052 A JP 1316052A JP 31605289 A JP31605289 A JP 31605289A JP H03175383 A JPH03175383 A JP H03175383A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- prom
- test signal
- test
- same
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路チップ上に設けられたテスト回路に関
し、特に赤外線による消去可能なプログラマブルメモリ
（以下ＰＭＯＭという）のテスト回路に関する。
し、特に赤外線による消去可能なプログラマブルメモリ
（以下ＰＭＯＭという）のテスト回路に関する。
従来、マイクロコンピュータに内蔵されてＶ）るＦＲＯ
Ｍへユーザがプログラムを書き込む時は、書込装置を使
用して行われる。この時マイクロコンピュータが通常動
作状態では書込装置との同期がとれずアクセスできない
ため、集積回路チップ上にテスト回路およびテスト回路
制御信号の入力端子（以下テスト端子という）を設け、
制御信号によってテスト回路を制御し、マイクロコンピ
ュータに内蔵されたＦＲＯＭを書込装置がアクセスでき
るＦＲＯＭモードに設定している。
Ｍへユーザがプログラムを書き込む時は、書込装置を使
用して行われる。この時マイクロコンピュータが通常動
作状態では書込装置との同期がとれずアクセスできない
ため、集積回路チップ上にテスト回路およびテスト回路
制御信号の入力端子（以下テスト端子という）を設け、
制御信号によってテスト回路を制御し、マイクロコンピ
ュータに内蔵されたＦＲＯＭを書込装置がアクセスでき
るＦＲＯＭモードに設定している。
しかしこのようなテスト端子は通常動作では全ったく不
用なため、独立したテスト端子を設けずに特定の入力端
子をテスト端子と共有して用い、この端子に通常動作状
態ではありえない高電圧の制御信号を入力することにっ
て、テスト状態にする方法が用いられている。
用なため、独立したテスト端子を設けずに特定の入力端
子をテスト端子と共有して用い、この端子に通常動作状
態ではありえない高電圧の制御信号を入力することにっ
て、テスト状態にする方法が用いられている。
第４（Ａ）図は従来のテスト回路例を示し、第４（Ｂ）
図にその信号のタイミングチャートを示す。
図にその信号のタイミングチャートを示す。
第４（Ａ）図の入力端子３２に第４（Ｂ）図に示すよう
な高電圧制御信号３ａを入力すると、第４〈Ａ）図の高
電圧検出回路３０がこれを検知し、第４（Ｂ）図の出力
信号３ｂは時間Ｔ遅延してｒＨ，レベルになる。この出
力信号３ｂによりマイクロコンピュータはＦＲＯＭモー
ドになる。
な高電圧制御信号３ａを入力すると、第４〈Ａ）図の高
電圧検出回路３０がこれを検知し、第４（Ｂ）図の出力
信号３ｂは時間Ｔ遅延してｒＨ，レベルになる。この出
力信号３ｂによりマイクロコンピュータはＦＲＯＭモー
ドになる。
なお通常動作時の制御信号は、入力バッファ３１を介し
て出力される。
て出力される。
上述した従来のマイクロコンピュータのテスト回路は、
高電圧検出回路の検出動作が遅く、またマイクロコンピ
ュータの製造上に起因した不揃いの影響もあり、書込装
置がアクセス中にもかかわらず、集積回路チップ上の動
作モー下がＦＲＯＭモードに設定されずアクセス時間が
長いという欠点があった。
高電圧検出回路の検出動作が遅く、またマイクロコンピ
ュータの製造上に起因した不揃いの影響もあり、書込装
置がアクセス中にもかかわらず、集積回路チップ上の動
作モー下がＦＲＯＭモードに設定されずアクセス時間が
長いという欠点があった。
本発明の目的は、電源投入時に高速にＰ ＲＯＭモード
設定ができ、確実にＰＲＯＭをアクセスでき名テスト回
路を提供することにある。
設定ができ、確実にＰＲＯＭをアクセスでき名テスト回
路を提供することにある。
本発明のテスト回路は、機能ブロック毎に電源端子を有
し、該機能ブロック毎に印加される電圧レベルを検出す
るレベル検出部と、該レベル検出部の出力信号によりテ
スト信号を出力するテスト信号出力部を有する。
し、該機能ブロック毎に印加される電圧レベルを検出す
るレベル検出部と、該レベル検出部の出力信号によりテ
スト信号を出力するテスト信号出力部を有する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図。
第２図は第１図のレベル検出部およびテスト信号出力部
のブロック図、第３図はテスト信号出力部の動作を示す
図である。
のブロック図、第３図はテスト信号出力部の動作を示す
図である。
第１図の集積回路チップ１０は、機能ブロック１１．１
２．１３と、ＰＲＯＭ１４と、高電圧電源端子Ｖｌ、Ｖ
２．Ｖ３．Ｖ４．Ｖ５と、通常動作用電圧電源端子Ｇｌ
、Ｇ２．Ｇ３．Ｇ４．Ｇ５と、高電圧電源Ｖｌ、Ｖ２．
Ｖ３の電圧レベル検出部１５と、電圧レベル検出部１５
の出力信号ｌａ、ｌｂ、ｌｃを受はテスト信号１ｄを出
力するテスト信号出力部１６と、テスト信号１ｄをＦＲ
ＯＭおよび外部とのデータの入出力を行う外部機能ブロ
ック１７がら構成される。
２．１３と、ＰＲＯＭ１４と、高電圧電源端子Ｖｌ、Ｖ
２．Ｖ３．Ｖ４．Ｖ５と、通常動作用電圧電源端子Ｇｌ
、Ｇ２．Ｇ３．Ｇ４．Ｇ５と、高電圧電源Ｖｌ、Ｖ２．
Ｖ３の電圧レベル検出部１５と、電圧レベル検出部１５
の出力信号ｌａ、ｌｂ、ｌｃを受はテスト信号１ｄを出
力するテスト信号出力部１６と、テスト信号１ｄをＦＲ
ＯＭおよび外部とのデータの入出力を行う外部機能ブロ
ック１７がら構成される。
ＦＲＯＭモードの設定時、機能ブロック１１゜１２．１
３は、ＰＲＯＭ１４のアクセスに影響しないように集積
回路チップ内部のリセット信号（図示せず）をアクティ
ブにして動作停止状態にする０機能ブロック１１，１２
．１３は機能停止状態のため、高電圧電源端子Ｖ１．Ｖ
２．Ｖ３は通常動作用電圧電源端子Ｇｌ、Ｇ２．Ｇ３と
同電位でもよく、ＰＲＯＭの各種モードに合せて電源投
入時電位設定を行う、レベル検出部１５は、各高電圧電
源端子Ｖｌ、Ｖ２．Ｖ３の電圧レベルを検出して、検出
信号１ａ、ｌｂ、ｌｃを生成しテスト信号出力部１６へ
出力する。テスト信号出力部１６は、検出信号１ａ、ｌ
ｂ、ｌｃを受はデコードし、テスト信号１ｄを生成して
ＰＲＯＭ１４および外部機能ブロック１７へ出力する。
３は、ＰＲＯＭ１４のアクセスに影響しないように集積
回路チップ内部のリセット信号（図示せず）をアクティ
ブにして動作停止状態にする０機能ブロック１１，１２
．１３は機能停止状態のため、高電圧電源端子Ｖ１．Ｖ
２．Ｖ３は通常動作用電圧電源端子Ｇｌ、Ｇ２．Ｇ３と
同電位でもよく、ＰＲＯＭの各種モードに合せて電源投
入時電位設定を行う、レベル検出部１５は、各高電圧電
源端子Ｖｌ、Ｖ２．Ｖ３の電圧レベルを検出して、検出
信号１ａ、ｌｂ、ｌｃを生成しテスト信号出力部１６へ
出力する。テスト信号出力部１６は、検出信号１ａ、ｌ
ｂ、ｌｃを受はデコードし、テスト信号１ｄを生成して
ＰＲＯＭ１４および外部機能ブロック１７へ出力する。
ここでレベル検出部１５とテスト信号出力部１６の動作
について説明する。
について説明する。
各機能ブロック毎に印加された、電圧Ｖｌ。
Ｖ２．ＶＢは、それぞれ電圧レベル検出バッファ１５−
１．１５−２．１５−３で検出され、検出信号１ａ、ｌ
ｂ、ｌｃをテスト信号出力部１６へ出力する。検出信号
１ａ、ｌｂ、］、ｃを受けたテスト信号出力部１６は、
この検出信号をデコードし第３図に示すようなテスト信
号００，０１゜０２．０３，０４，０５．０６を生成し
出力する。テスト信号は８モードあり、入力信号１ａ。
１．１５−２．１５−３で検出され、検出信号１ａ、ｌ
ｂ、ｌｃをテスト信号出力部１６へ出力する。検出信号
１ａ、ｌｂ、］、ｃを受けたテスト信号出力部１６は、
この検出信号をデコードし第３図に示すようなテスト信
号００，０１゜０２．０３，０４，０５．０６を生成し
出力する。テスト信号は８モードあり、入力信号１ａ。
ｌｂ、ｌｃがずべて論理ｒｌ、の時は、出力信号００か
ら０６がすべて論理「０」となり通常動作状態となる。
ら０６がすべて論理「０」となり通常動作状態となる。
以上説明したように本発明は、電源投入時に高電圧検出
回路を使用することなくＦＲＯＭのモード設定を行うた
め、高速にＦＲＯＭＲＯＭモード設定エーザがプログラ
ムを書き込む際、書込装置が確実にＦＲＯＭをアクセス
できるという効果がある。
回路を使用することなくＦＲＯＭのモード設定を行うた
め、高速にＦＲＯＭＲＯＭモード設定エーザがプログラ
ムを書き込む際、書込装置が確実にＦＲＯＭをアクセス
できるという効果がある。
第１図は本発明の一実施例を示すブロック図。
第２図は第１図のレベル検出部およびテスト信号出力部
のブロック図、第３図はテスト信号出力部の動作を示す
図、第４（Ａ）図は従来のテスト回路のブロック図、第
４（Ｂ）図は第４図（Ａ）の動作を示すタイミングチャ
ート図である。 １０・・・集積回路チップ、１１，１２．１３・・・機
能ブロック、１４・・・ＰＲＯＭ、１５・・・レベル検
出部、１５−１〜１５−３・・・電圧レベル検−出バッ
ファ、１６・・・テスト信号出力部、１６−１・・・デ
コーダ、１７・・・外部機能ブロック、３０・・・高電
圧検出回路、３１・・・入力バッファ、３２・・・入力
端子、０１〜Ｇ５・・・通常動作電圧電源端子、■１〜
Ｖ５・・・高電圧電源端子、１ａ〜１ｃ−・・レベル検
出部の検出信号、１ｄ・・・テスト信号出力部の出力信
号、３ａ・・・高電圧入力信号、３ｂ・・・高電圧検出
出力信号、００〜０６・・・テスト信号、Ｔ・・・遅延
時間。
のブロック図、第３図はテスト信号出力部の動作を示す
図、第４（Ａ）図は従来のテスト回路のブロック図、第
４（Ｂ）図は第４図（Ａ）の動作を示すタイミングチャ
ート図である。 １０・・・集積回路チップ、１１，１２．１３・・・機
能ブロック、１４・・・ＰＲＯＭ、１５・・・レベル検
出部、１５−１〜１５−３・・・電圧レベル検−出バッ
ファ、１６・・・テスト信号出力部、１６−１・・・デ
コーダ、１７・・・外部機能ブロック、３０・・・高電
圧検出回路、３１・・・入力バッファ、３２・・・入力
端子、０１〜Ｇ５・・・通常動作電圧電源端子、■１〜
Ｖ５・・・高電圧電源端子、１ａ〜１ｃ−・・レベル検
出部の検出信号、１ｄ・・・テスト信号出力部の出力信
号、３ａ・・・高電圧入力信号、３ｂ・・・高電圧検出
出力信号、００〜０６・・・テスト信号、Ｔ・・・遅延
時間。
Claims (1)
- 機能ブロック毎に電源端子を有し、該機能ブロック毎
に印加される電圧レベルを検出するレベル検出部と、該
レベル検出部の出力信号によりテスト信号を出力するテ
スト信号出力部を有することを特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1316052A JPH03175383A (ja) | 1989-12-04 | 1989-12-04 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1316052A JPH03175383A (ja) | 1989-12-04 | 1989-12-04 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03175383A true JPH03175383A (ja) | 1991-07-30 |
Family
ID=18072728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1316052A Pending JPH03175383A (ja) | 1989-12-04 | 1989-12-04 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03175383A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555324A (ja) * | 1991-08-28 | 1993-03-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2012146390A (ja) * | 2005-11-01 | 2012-08-02 | Sandisk Il Ltd | フラッシュメモリをテストするための方法、システム、および、コンピュータで読み取り可能なコード |
-
1989
- 1989-12-04 JP JP1316052A patent/JPH03175383A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555324A (ja) * | 1991-08-28 | 1993-03-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2012146390A (ja) * | 2005-11-01 | 2012-08-02 | Sandisk Il Ltd | フラッシュメモリをテストするための方法、システム、および、コンピュータで読み取り可能なコード |
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