JPH03178128A - ３―５族化合物半導体装置の製造方法 - Google Patents
３―５族化合物半導体装置の製造方法Info
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- JPH03178128A JPH03178128A JP31799489A JP31799489A JPH03178128A JP H03178128 A JPH03178128 A JP H03178128A JP 31799489 A JP31799489 A JP 31799489A JP 31799489 A JP31799489 A JP 31799489A JP H03178128 A JPH03178128 A JP H03178128A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は過剰な砒素を含む■−ｖ族化合物半導体層を有
する■−ｖ族化合物半導体装置の製造方法に関する。
する■−ｖ族化合物半導体装置の製造方法に関する。
化学量論的組成に比べ砒素が過剰な■−Ｖ族化合物半導
体は、通常よりも大きな抵抗率を得ることができ、半導
体集積回路における素子間干渉効果の低減、微細ゲート
を有する電界効果トランジスタの電流閉じこめ効果の改
善等、半導体装置の性能向上に利用できる。砒素が過剰
な■−Ｖ族化合物半導体は、分子線結晶成長法を用いて
化学量論的組成比が得られる成長温度より低い温度で結
晶を成長させることで得られる。
体は、通常よりも大きな抵抗率を得ることができ、半導
体集積回路における素子間干渉効果の低減、微細ゲート
を有する電界効果トランジスタの電流閉じこめ効果の改
善等、半導体装置の性能向上に利用できる。砒素が過剰
な■−Ｖ族化合物半導体は、分子線結晶成長法を用いて
化学量論的組成比が得られる成長温度より低い温度で結
晶を成長させることで得られる。
しかし、砒素が過剰なＩ［Ｉ−Ｖ族化合物半導体結晶に
おいては、半導体素子の製造工程、特に熱処理工程にお
いて砒素の脱離及びそれに伴う素子特性の劣化が起こり
易く、歩留りも低い。このような問題を回避するために
、砒素の過剰層を表面に露出させない、あるいは最高処
理温度を低くするなど素子構造、製作工程に制限を加え
ていた。
おいては、半導体素子の製造工程、特に熱処理工程にお
いて砒素の脱離及びそれに伴う素子特性の劣化が起こり
易く、歩留りも低い。このような問題を回避するために
、砒素の過剰層を表面に露出させない、あるいは最高処
理温度を低くするなど素子構造、製作工程に制限を加え
ていた。
砒素が過剰な■−Ｖ族化合物半導体層を有する基板を用
いて半導体素子を製造する工程で、砒素の脱離を防ぐた
めの従来の対策は不完全であった０例えば、砒素の過剰
層を表面に露出させない場合では、砒素脱離の影響によ
る素子特性の劣化は減少するが完全にはなくならなかっ
た。また、最高処理温度を低くした場合では、砒素の脱
離の影響は無視できてもオーミック電極特性の劣化によ
って素子特性が悪化するという問題が生じる。
いて半導体素子を製造する工程で、砒素の脱離を防ぐた
めの従来の対策は不完全であった０例えば、砒素の過剰
層を表面に露出させない場合では、砒素脱離の影響によ
る素子特性の劣化は減少するが完全にはなくならなかっ
た。また、最高処理温度を低くした場合では、砒素の脱
離の影響は無視できてもオーミック電極特性の劣化によ
って素子特性が悪化するという問題が生じる。
本発明の目的は、過剰な砒素を含む■−Ｖ族化合物半導
体層を有する基板上の半導体素子の製造工程において、
基板にイオン注入を行うことによって、素子特性の劣化
を生ずることなく砒素の脱離を抑制し、特性及び歩留り
の向上したＩＩＩ−Ｖ族化合物半導体装置の製造方法を
提供することにある。
体層を有する基板上の半導体素子の製造工程において、
基板にイオン注入を行うことによって、素子特性の劣化
を生ずることなく砒素の脱離を抑制し、特性及び歩留り
の向上したＩＩＩ−Ｖ族化合物半導体装置の製造方法を
提供することにある。
本発明のＩ−Ｖ族化合物半導体装置の製造方法は、過剰
な砒素を含む■−Ｖ族化合物半導体層を有する基板上に
半導体素子を形成する■−Ｖ族化合物半導体装置の製造
方法において、前記■−Ｖ族化合物半導体層からの砒素
の脱離を抑制するために少くともこの■−Ｖ族化合物半
導体層の露出面にイオン注入を行うものである。
な砒素を含む■−Ｖ族化合物半導体層を有する基板上に
半導体素子を形成する■−Ｖ族化合物半導体装置の製造
方法において、前記■−Ｖ族化合物半導体層からの砒素
の脱離を抑制するために少くともこの■−Ｖ族化合物半
導体層の露出面にイオン注入を行うものである。
〔作用〕
化学量論的組成比に比べて過剰な砒素を含むＧａＡｓを
分子線結晶成長法で作成し、窒素雰囲気で９００℃、５
秒間のアニールを行うと砒素の脱離に伴う■族金属の粒
が観測される。これは化学量論理組成比に比べて過剰な
砒素を含む■−Ｖ族砒素化合物半導体層中に５ＯＡ径程
度の大きさの砒素の微結晶が存在しており、砒素結晶中
では■族元素と結合している状態に比べて砒素が脱離し
やすいので、微結晶部分では熱処理時に脱離が起き易い
ためである。同様な実験をイオン注入を試料に対して行
った後ですると、■族金属の粒は全く観測されず砒素の
脱離が抑制されていることがわかる。砒素の脱離が抑制
されるのはイオン注入を砒素過剰層に対して行うと砒素
の微結晶が細分化され、■族元素との結合が増加するた
めと考えられる。
分子線結晶成長法で作成し、窒素雰囲気で９００℃、５
秒間のアニールを行うと砒素の脱離に伴う■族金属の粒
が観測される。これは化学量論理組成比に比べて過剰な
砒素を含む■−Ｖ族砒素化合物半導体層中に５ＯＡ径程
度の大きさの砒素の微結晶が存在しており、砒素結晶中
では■族元素と結合している状態に比べて砒素が脱離し
やすいので、微結晶部分では熱処理時に脱離が起き易い
ためである。同様な実験をイオン注入を試料に対して行
った後ですると、■族金属の粒は全く観測されず砒素の
脱離が抑制されていることがわかる。砒素の脱離が抑制
されるのはイオン注入を砒素過剰層に対して行うと砒素
の微結晶が細分化され、■族元素との結合が増加するた
めと考えられる。
次に本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は本発明の一実施例を説明するた
めの半導体チップの断面図であり、特に本発明を電界効
果トランジスタに適用した場合を示している。
めの半導体チップの断面図であり、特に本発明を電界効
果トランジスタに適用した場合を示している。
第１図（ａ）に示すように、半絶縁性のＧ ａ ＡＪ基
板１上に砒素組成が過剰なＧａＡｓ層２を５００ＯＡと
通常組成のＧａＡｓ層３を１５０ＯＡ分子線結晶成長法
で成長した。成長温度はＧａＡｓ層２で２００℃、Ｇａ
Ａｓ層３では６００℃である。ＧａＡｓ層３はＳｉドー
プによってｌＸ１０１７ｃｍ−３のｎ型としている。
板１上に砒素組成が過剰なＧａＡｓ層２を５００ＯＡと
通常組成のＧａＡｓ層３を１５０ＯＡ分子線結晶成長法
で成長した。成長温度はＧａＡｓ層２で２００℃、Ｇａ
Ａｓ層３では６００℃である。ＧａＡｓ層３はＳｉドー
プによってｌＸ１０１７ｃｍ−３のｎ型としている。
次に第１図（ｂ）に示すように、ソース、ドレインに用
いるｎ＋領域４はＷＳｉからなるショットキーゲート電
極５をマスクにしてＳｉを１００ｋｅＶのエネルギーで
５ｘｌＯ”ｃｍ−２注入し形成する。次にホトレジスト
膜６をマスクにしてＧａＡｓ層２に至る深さまで電界効
果トランジスタの動作層を残してエツチングし素子間分
離を行う。次にｎ＋領域４の活性化のためにアニール工
程が必要であるが、このままでは砒素組成が過剰なＧａ
Ａｓ層２から砒素が脱離するので、ホトレジスト膜６を
マスクにして酸素を８０ｋｅＶのエネルギーで１ｘｌＯ
”ｃｍ−２注入する。次でホトレジスト膜６を除去した
後、９００℃のアニール及びｎ＋領域４上へのオーミッ
ク電極形成を行って製造工程は終了する。
いるｎ＋領域４はＷＳｉからなるショットキーゲート電
極５をマスクにしてＳｉを１００ｋｅＶのエネルギーで
５ｘｌＯ”ｃｍ−２注入し形成する。次にホトレジスト
膜６をマスクにしてＧａＡｓ層２に至る深さまで電界効
果トランジスタの動作層を残してエツチングし素子間分
離を行う。次にｎ＋領域４の活性化のためにアニール工
程が必要であるが、このままでは砒素組成が過剰なＧａ
Ａｓ層２から砒素が脱離するので、ホトレジスト膜６を
マスクにして酸素を８０ｋｅＶのエネルギーで１ｘｌＯ
”ｃｍ−２注入する。次でホトレジスト膜６を除去した
後、９００℃のアニール及びｎ＋領域４上へのオーミッ
ク電極形成を行って製造工程は終了する。
このようにして形成された電界効果トランジスタを集積
化した結果、砒素組成が過剰なＧａＡｓ層２の導入に伴
う素子特性や歩留りの劣化は起らなかった。これは、砒
素組成が過剰なＧａＡｓ層２からの砒素の脱離を素子間
分離領域への酸素のイオン注入によって抑制できたため
である。また、砒素組成が過剰なＧａＡｓ層２を導入し
その砒素脱離が抑制できたために、素子間干渉効果を安
定して低減でき素子間の距離を従来の１０μｍから３μ
ｍまで減少させる事ができた。
化した結果、砒素組成が過剰なＧａＡｓ層２の導入に伴
う素子特性や歩留りの劣化は起らなかった。これは、砒
素組成が過剰なＧａＡｓ層２からの砒素の脱離を素子間
分離領域への酸素のイオン注入によって抑制できたため
である。また、砒素組成が過剰なＧａＡｓ層２を導入し
その砒素脱離が抑制できたために、素子間干渉効果を安
定して低減でき素子間の距離を従来の１０μｍから３μ
ｍまで減少させる事ができた。
上記実施例はＧａＡｓを用いるショットキーゲート型電
界効果トランジスタの製造例であるが、砒素が過剰なＩ
−Ｖ族化合物半導体層を有する構造であれば、Ｉ ｎＧ
ａＡｓＧａＡｓ層２材料を用いても、またどのような構
造を持つ半導体素子にでも基本的に適用できる。
界効果トランジスタの製造例であるが、砒素が過剰なＩ
−Ｖ族化合物半導体層を有する構造であれば、Ｉ ｎＧ
ａＡｓＧａＡｓ層２材料を用いても、またどのような構
造を持つ半導体素子にでも基本的に適用できる。
また本実施例では酸素イオンを砒素が過剰なＧａＡｓ層
２に対して注入したが、適当な注入エネルギー ドーズ
量を選べばＢ等の他の原子、あるいはＢＰ、＋等の分子
のイオンを注入してもよい。
２に対して注入したが、適当な注入エネルギー ドーズ
量を選べばＢ等の他の原子、あるいはＢＰ、＋等の分子
のイオンを注入してもよい。
更に本実施例では半導体素子製作に必要なウェハ構造を
全て分子線結晶成長法で作成したが、砒素が過剰なＧａ
Ａｓ層２以外を有機金属気相成長法等地の手法で作成し
ても構わない。
全て分子線結晶成長法で作成したが、砒素が過剰なＧａ
Ａｓ層２以外を有機金属気相成長法等地の手法で作成し
ても構わない。
以上説明したように本発明は、過剰な砒素を含む■−Ｖ
族化合物半導体層を有する基板を用いて半導体素子を製
造する工程で、砒素の脱離を防ぐためのイオン注入を行
うことにより、砒素の脱離がなくなるため、歩留りが向
上し、素子構造や製造工程の自由度が増大し、砒素が過
剰な■−Ｖ族化合物半導体層の持つ大きな抵抗率を有効
に活用できる半導体装置を設計、製造できるという効果
がある。
族化合物半導体層を有する基板を用いて半導体素子を製
造する工程で、砒素の脱離を防ぐためのイオン注入を行
うことにより、砒素の脱離がなくなるため、歩留りが向
上し、素子構造や製造工程の自由度が増大し、砒素が過
剰な■−Ｖ族化合物半導体層の持つ大きな抵抗率を有効
に活用できる半導体装置を設計、製造できるという効果
がある。
第１図は本発明の一実施例を説明するための半導体チッ
プの断面図である。 １・・・ＧａＡｓ基板、２・・・砒素が過剰なＧａＡｓ
層、３・・・ＧａＡｓ層、４・・・ｎ４′領域、５・・
・ショットキーゲート電極、６・・・ホトレジスト膜、
７・・・酸素注入領域。
プの断面図である。 １・・・ＧａＡｓ基板、２・・・砒素が過剰なＧａＡｓ
層、３・・・ＧａＡｓ層、４・・・ｎ４′領域、５・・
・ショットキーゲート電極、６・・・ホトレジスト膜、
７・・・酸素注入領域。
Claims (1)
- 過剰な砒素を含むIII−Ｖ族化合物半導体層を有する基
板上に半導体素子を形成するIII−Ｖ族化合物半導体装
置の製造方法において、前記III−Ｖ族化合物半導体層
からの砒素の脱離を抑制するために少くともこのIII−
Ｖ族化合物半導体層の露出面にイオン注入を行うことを
特徴とするIII−Ｖ族化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1317994A JP3035941B2 (ja) | 1989-12-06 | 1989-12-06 | ▲ｉｉｉ▼―▲ｖ▼族化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1317994A JP3035941B2 (ja) | 1989-12-06 | 1989-12-06 | ▲ｉｉｉ▼―▲ｖ▼族化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03178128A true JPH03178128A (ja) | 1991-08-02 |
| JP3035941B2 JP3035941B2 (ja) | 2000-04-24 |
Family
ID=18094300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1317994A Expired - Lifetime JP3035941B2 (ja) | 1989-12-06 | 1989-12-06 | ▲ｉｉｉ▼―▲ｖ▼族化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3035941B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104317166A (zh) * | 2014-09-30 | 2015-01-28 | 中国电子科技集团公司第五十五研究所 | 实现稳定的GaAs深紫外图形光刻工艺的方法 |
-
1989
- 1989-12-06 JP JP1317994A patent/JP3035941B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104317166A (zh) * | 2014-09-30 | 2015-01-28 | 中国电子科技集团公司第五十五研究所 | 实现稳定的GaAs深紫外图形光刻工艺的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3035941B2 (ja) | 2000-04-24 |
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