JPH0317826U - - Google Patents

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JPH0317826U
JPH0317826U JP1989078017U JP7801789U JPH0317826U JP H0317826 U JPH0317826 U JP H0317826U JP 1989078017 U JP1989078017 U JP 1989078017U JP 7801789 U JP7801789 U JP 7801789U JP H0317826 U JPH0317826 U JP H0317826U
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Description

【図面の簡単な説明】
第1図はこの考案の一実施例を示すタツチパネ
ルのキーアドレス検出回路のブロツク図、第2図
はこの実施例の作用説明に供する第1図の一部を
示すブロツク回路図である。 1…タツチパネル、2…バスバツフア、3…バ
イナリカウンタ、4…デコーダ、5…キーデイテ
クタ、6…双方向バストランシーバ、7…マイク
ロコンピユータ(CPU)、8,9…プルアツプ
抵抗群、10…キースイツチ、11,12,13
…データバス、Vcc,Vcc…プルアツプ
用電源。

Claims (1)

  1. 【実用新案登録請求の範囲】 1 デイジタル式タツチパネルの抵抗膜によるキ
    ーマトリツクスをX方向とY方向とに分類して、
    X方向の全てのラインをそれぞれプルアツプ抵抗
    を介して電源によりハイレベルに保ち、マイクロ
    コンピユータがアドレスの送出によつて前記タツ
    チパネルのY方向の1ラインを順次選択的にロー
    レベルにして、そのアドレス送出毎に前記X方向
    の全ラインのデータを読み込んでローレベルのラ
    インを判別するようにしたタツチパネルのキーア
    ドレス検出回路において、 前記タツチパネルのX方向の全ラインの出力バ
    スと前記マイクロコンピユータの入力バスとの間
    に双方向バストランシーバを介挿すると共に、 この双方向バストランシーバとマイクロコンピ
    ユータ間で該マイクロコンピユータの全ての入力
    ラインをそれぞれプルアツプ抵抗を介して電源に
    よりハイレベルに保ち、 前記マイクロコンピユータが送出するアドレス
    を変更した時、前記データを読み込む前に前記双
    方向バストランシーバのデータ伝送方向を短時間
    だけ前記マイクロコンピユータ側からタツチパネ
    ル側へ向かう方向に切り換えるようにしたことを
    特徴とするタツチパネルのキーアドレス検出回路
    。 2 請求項1記載のタツチパネルのキーアドレス
    検出回路において、 マイクロコンピユータがタツチパネルのX方向
    のラインのいずれかがローレベルであることを判
    別した直後に送出するアドレスを変更した時にの
    み、前記データを読み込む前に前記双方向バスト
    ランシーバのデータ伝送方向を短時間だけ前記マ
    イクロコンピユータ側からタツチパネル側へ向か
    う方向に切り換えるようにしたことを特徴とする
    タツチパネルのキーアドレス検出回路。
JP1989078017U 1989-06-30 1989-06-30 タツチパネルのキーアドレス検出回路 Expired - Lifetime JPH0737145Y2 (ja)

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JP1989078017U JPH0737145Y2 (ja) 1989-06-30 1989-06-30 タツチパネルのキーアドレス検出回路

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JPH0317826U true JPH0317826U (ja) 1991-02-21
JPH0737145Y2 JPH0737145Y2 (ja) 1995-08-23

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JPH0737145Y2 (ja) 1995-08-23

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