JPH0320087B2 - - Google Patents
Info
- Publication number
- JPH0320087B2 JPH0320087B2 JP56125546A JP12554681A JPH0320087B2 JP H0320087 B2 JPH0320087 B2 JP H0320087B2 JP 56125546 A JP56125546 A JP 56125546A JP 12554681 A JP12554681 A JP 12554681A JP H0320087 B2 JPH0320087 B2 JP H0320087B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- potential
- emitter
- resistors
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
- H03K3/2897—Bistables with hysteresis, e.g. Schmitt trigger with an input circuit of differential configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
Description
【発明の詳細な説明】
本発明は入力信号に応じてハイ、ローの出力信
号を出力するシユミツト回路において、該シユミ
ツト回路にバイアス電圧を供給するためのバイア
ス用トランジスタのベース・エミツタ間電圧の変
動による出力信号の反転時におけるしきい値電圧
がゼロクロスから変動することを防止したゼロク
ロスシユミツト回路を提供するものである。
号を出力するシユミツト回路において、該シユミ
ツト回路にバイアス電圧を供給するためのバイア
ス用トランジスタのベース・エミツタ間電圧の変
動による出力信号の反転時におけるしきい値電圧
がゼロクロスから変動することを防止したゼロク
ロスシユミツト回路を提供するものである。
第１図に従来例のシユミツト回路を示す。
第１図においてR1〜R11は抵抗、D1はダイオー
ド、Q1〜Q7はトランジスタ、C1はコンデンサ、
I01，I02は電流がI01，I02の定電流源、１は入力端
子、２は電源端子、３は出力端子、４は接地端
子、ＡはトランジスタQ1のエミツタ、Ｂは抵抗
R5とR7の交点、ＣはトランジスタQ2のベース、
ＤはトランジスタQ3のベースを示している。
ド、Q1〜Q7はトランジスタ、C1はコンデンサ、
I01，I02は電流がI01，I02の定電流源、１は入力端
子、２は電源端子、３は出力端子、４は接地端
子、ＡはトランジスタQ1のエミツタ、Ｂは抵抗
R5とR7の交点、ＣはトランジスタQ2のベース、
ＤはトランジスタQ3のベースを示している。
今、第１図のシユミツト回路において、例え
ば、第３図ａに示す三角波の入力信号が印加した
場合について、第４図を参照しながら説明する。
ば、第３図ａに示す三角波の入力信号が印加した
場合について、第４図を参照しながら説明する。
第１図において、２端子と４端子間に電源電圧
が印加されるのみで１端子に入力信号が印加され
ない時、即ち、第４図に示すT1の期間では、差
動増幅器を構成しているトランジスタQ2，Q3の
ベース電位Vc，VDは電源投入直後にはVc＝VDで
あるが、抵抗R11の抵抗値及びトランジスタQ6の
コレクタ電流がトランジスタQ7を駆動するのに
充分大きい為、瞬時にトランジスタQ7が導通し
て、抵抗R6の両端に電圧降下を生じさせる。こ
の為、Ａ点の電位をVAとするとＣ点の電位Vcは、 Vc＝VA−（R5＋R7）×I01／hFEQ2 ……(1) ただしhFEQn：トランジスタQoの電流増幅率Ｄ
点の電位VDは、トランジスタQ7のコレクタ電流
をIcとすると、 VD＝VA−Ic×R6 ……(2) で示され、Ic・R6＞（R5＋R7）・I01／hFEQ2であるた め、差動トランジスタQ2，Q3のベース電位Vc，
VDがVc＞VDになるため、３端子に出力される出
力信号はハイレベルである。ここでR4＝R9，R5
＝R8，R6＝R7，hFEQ2＝hFEQ3とする。尚、上記(1)
式のVc電位に入力信号が重畳するため、この(1)
式のVc電位を基準電位、即ちゼロ点とする。
が印加されるのみで１端子に入力信号が印加され
ない時、即ち、第４図に示すT1の期間では、差
動増幅器を構成しているトランジスタQ2，Q3の
ベース電位Vc，VDは電源投入直後にはVc＝VDで
あるが、抵抗R11の抵抗値及びトランジスタQ6の
コレクタ電流がトランジスタQ7を駆動するのに
充分大きい為、瞬時にトランジスタQ7が導通し
て、抵抗R6の両端に電圧降下を生じさせる。こ
の為、Ａ点の電位をVAとするとＣ点の電位Vcは、 Vc＝VA−（R5＋R7）×I01／hFEQ2 ……(1) ただしhFEQn：トランジスタQoの電流増幅率Ｄ
点の電位VDは、トランジスタQ7のコレクタ電流
をIcとすると、 VD＝VA−Ic×R6 ……(2) で示され、Ic・R6＞（R5＋R7）・I01／hFEQ2であるた め、差動トランジスタQ2，Q3のベース電位Vc，
VDがVc＞VDになるため、３端子に出力される出
力信号はハイレベルである。ここでR4＝R9，R5
＝R8，R6＝R7，hFEQ2＝hFEQ3とする。尚、上記(1)
式のVc電位に入力信号が重畳するため、この(1)
式のVc電位を基準電位、即ちゼロ点とする。
次に１端子に入力信号が印加されている場合
で、第４図T2の期間を考えると、差動増幅器を
構成しているトランジスタQ2，Q3のベース電位
Vc，VDが常にVc≧VDであるため、３端子に出力
される出力信号はヘイレベルである。
で、第４図T2の期間を考えると、差動増幅器を
構成しているトランジスタQ2，Q3のベース電位
Vc，VDが常にVc≧VDであるため、３端子に出力
される出力信号はヘイレベルである。
次に第４図T3の期間を考えると、差動増幅器
を構成しているトランジスタQ2，Q3のベース電
位がVc＝VDからVc＜VDになる点で、トランジス
タQ7が非導通になり、コレクタ電流が流れなく
なるため、トランジスタQ1のエミツタ電流IEが抵
抗R4を流れる電流をIR4とすると、 IE＝（IR4＋I01／hFEQ2）＋Ic……Q7オン時(3) から、 IE＝IR4＋I01／hFEQ3 ……Q7オフ時(4) に小さくなるため、トランジスタQ1のベース・
エミツタ間電圧が、 △VBEQ1＝KT／ｑlnIR4＋I01／hFEQ2＋Ic／IR4＋I01／
hFEQ3……(5) 分小さくなりＡ点の電位が（VA＋△VBEQ1）とな
る。又Ｄ点の電位VDは(2)式に示されるVDから(6)
式に示されるVDになる。
を構成しているトランジスタQ2，Q3のベース電
位がVc＝VDからVc＜VDになる点で、トランジス
タQ7が非導通になり、コレクタ電流が流れなく
なるため、トランジスタQ1のエミツタ電流IEが抵
抗R4を流れる電流をIR4とすると、 IE＝（IR4＋I01／hFEQ2）＋Ic……Q7オン時(3) から、 IE＝IR4＋I01／hFEQ3 ……Q7オフ時(4) に小さくなるため、トランジスタQ1のベース・
エミツタ間電圧が、 △VBEQ1＝KT／ｑlnIR4＋I01／hFEQ2＋Ic／IR4＋I01／
hFEQ3……(5) 分小さくなりＡ点の電位が（VA＋△VBEQ1）とな
る。又Ｄ点の電位VDは(2)式に示されるVDから(6)
式に示されるVDになる。
VD＝VA＋△VBEQ1−（R6＋R8）×I01／hFEQ3 ……(6)
ここで△VBEQ1は、トランジスタQ1のベース・
エミツタ間電圧のエミツタ電流の変化による変化
分、Ｋはボルツマン定数、Ｔは絶対温度、ｑは電
子の電荷量を示している。
エミツタ間電圧のエミツタ電流の変化による変化
分、Ｋはボルツマン定数、Ｔは絶対温度、ｑは電
子の電荷量を示している。
この場合、差動増幅器を構成しているトランジ
スタQ2，Q3のベース電位Vc，VDがVc＜VDになる
ため、３端子に出力される出力信号はロウレベル
に反転する。この時、出力信号がハイからロウに
反転するしきい値電圧は(2)式に示されるVD電位
である。
スタQ2，Q3のベース電位Vc，VDがVc＜VDになる
ため、３端子に出力される出力信号はロウレベル
に反転する。この時、出力信号がハイからロウに
反転するしきい値電圧は(2)式に示されるVD電位
である。
次に第４図T4の期間を考えると、差動増幅器
を構成しているトランジスタQ2，Q3のベース電
位Vc，VDがVc＜VDからVc＝VDになる点でトラ
ンジスタQ7が導通し、コレクタ電流が流れるた
め、トランジスタQ1のエミツタ電流IEが、 Ie＝IR4＋I01／hFEQ3 ……Q7オフ時(7) から、 IE＝IR4＋I01／hFEQ2＋Ic……Q7オン時(8) に大きくなる為、トランジスタQ1のベース・エ
ミツタ間電圧は、 △VBEQ1＝KT／ｑlnIR4＋I01／hFEQ2＋Ic／IR4＋I01
／hFEQ3……(9) 分大きくなるため、Ａ点の電位がVA＋△VBEQ1か
らVA＋△VBEQ1−△VBEQ1＝VAになり、又Ｄ点の
電位VDは、 VD＝VA＋△VBEQ1−（R6＋R8） ×I01／hFEQ3 ……Q7オフ時(10) から、 VD＝VA−Ic×R6 ……Q7オン時（11） になり、VA，VDの電位は前記のT1，T2期間の電
位にもどる。この場合、差動増幅器を構成してい
るトランジスタQ2，Q3のベース電位Vc，VDが、
Vc＞VDになる為、３端子に出力される出力信号
はハイレベルに反転する。この時、出力信号がロ
ウからハイに反転するしきい値電圧は、(6)式に示
されるVD電圧である。
を構成しているトランジスタQ2，Q3のベース電
位Vc，VDがVc＜VDからVc＝VDになる点でトラ
ンジスタQ7が導通し、コレクタ電流が流れるた
め、トランジスタQ1のエミツタ電流IEが、 Ie＝IR4＋I01／hFEQ3 ……Q7オフ時(7) から、 IE＝IR4＋I01／hFEQ2＋Ic……Q7オン時(8) に大きくなる為、トランジスタQ1のベース・エ
ミツタ間電圧は、 △VBEQ1＝KT／ｑlnIR4＋I01／hFEQ2＋Ic／IR4＋I01
／hFEQ3……(9) 分大きくなるため、Ａ点の電位がVA＋△VBEQ1か
らVA＋△VBEQ1−△VBEQ1＝VAになり、又Ｄ点の
電位VDは、 VD＝VA＋△VBEQ1−（R6＋R8） ×I01／hFEQ3 ……Q7オフ時(10) から、 VD＝VA−Ic×R6 ……Q7オン時（11） になり、VA，VDの電位は前記のT1，T2期間の電
位にもどる。この場合、差動増幅器を構成してい
るトランジスタQ2，Q3のベース電位Vc，VDが、
Vc＞VDになる為、３端子に出力される出力信号
はハイレベルに反転する。この時、出力信号がロ
ウからハイに反転するしきい値電圧は、(6)式に示
されるVD電圧である。
ここで、出力信号が、ロウからハイに反転する
しきい値電圧（(6)式に示されるVD電位）を(1)式
に示されるVc電位（基準電位）と比較してみる
と、R5＝R8，R7＝R6，hFEQ2＝hFEQ3であるから、 Vc−VD＝｛VA−（R5＋R7）・I01／hFEQ2｝−｛VA＋△VB
EQ1−（R6＋R8）・I01／hFEQ3｝＝−△VBEQ1……（12）
となり、出力信号のロウからハイの反転時のしき
い値電圧に△VBEQ1分だけ差が生じてしまい、ゼ
ロクロスとならない。入力信号が微小時には、出
力信号のロウからハイへの反転動作が不安定にな
り、誤動作の原因となり不都合である。尚、T4
期間以降はT2，T3，T4のくり返しである。
しきい値電圧（(6)式に示されるVD電位）を(1)式
に示されるVc電位（基準電位）と比較してみる
と、R5＝R8，R7＝R6，hFEQ2＝hFEQ3であるから、 Vc−VD＝｛VA−（R5＋R7）・I01／hFEQ2｝−｛VA＋△VB
EQ1−（R6＋R8）・I01／hFEQ3｝＝−△VBEQ1……（12）
となり、出力信号のロウからハイの反転時のしき
い値電圧に△VBEQ1分だけ差が生じてしまい、ゼ
ロクロスとならない。入力信号が微小時には、出
力信号のロウからハイへの反転動作が不安定にな
り、誤動作の原因となり不都合である。尚、T4
期間以降はT2，T3，T4のくり返しである。
本発明の目的は上述のごとく、従来技術による
シユミツト回路での出力信号が初期状態へ復帰す
る時におけるバイアストランジスタのベース・エ
ミツタ間電圧の変動による出力信号の反転時しき
い値電圧のゼロクロスからの変動をなくしたゼロ
クロスシユミツト回路を得ることにある。
シユミツト回路での出力信号が初期状態へ復帰す
る時におけるバイアストランジスタのベース・エ
ミツタ間電圧の変動による出力信号の反転時しき
い値電圧のゼロクロスからの変動をなくしたゼロ
クロスシユミツト回路を得ることにある。
本発明によるシユミツト回路は、差動増幅器と
バツフア回路が従属接続され前記バツフア回路の
出力を前記差動増幅器に正帰還したシユミレツト
回路において、ベースにバイアス電圧が供給され
た第１のトランジスタ、このトランジスタのベー
スおよびコレクタにベースおよびコレクタがそれ
ぞれ共通接続された第２のトランジスタ、前記第
１のトランジスタのエミツタと基準点との間に接
続された第１の抵抗、前記第２のトランジスタの
エミツタと前記基準点との間に接続され前記第１
の抵抗と同じ抵抗値を有する第２の抵抗、前記第
１のトランジスタのエミツタと前記差動増幅器の
一方の入力端子との間に直列接続された第３およ
び第４の抵抗、ならびに前記第２のトランジスタ
のエミツタと前記差動増幅器の他方の入力端子と
の間に直列接続された第５および第６の抵抗を備
え、前記第３および第６の抵抗は互いに同じ抵抗
値を有し、前記第４および第５の抵抗は互いに同
じ抵抗値を有し、前記第３および第４の抵抗の接
続点に入力信号が供給され、前記第５および第６
の抵抗の接続点に前記バツフア回路の出力が供給
されることを特徴とする。
バツフア回路が従属接続され前記バツフア回路の
出力を前記差動増幅器に正帰還したシユミレツト
回路において、ベースにバイアス電圧が供給され
た第１のトランジスタ、このトランジスタのベー
スおよびコレクタにベースおよびコレクタがそれ
ぞれ共通接続された第２のトランジスタ、前記第
１のトランジスタのエミツタと基準点との間に接
続された第１の抵抗、前記第２のトランジスタの
エミツタと前記基準点との間に接続され前記第１
の抵抗と同じ抵抗値を有する第２の抵抗、前記第
１のトランジスタのエミツタと前記差動増幅器の
一方の入力端子との間に直列接続された第３およ
び第４の抵抗、ならびに前記第２のトランジスタ
のエミツタと前記差動増幅器の他方の入力端子と
の間に直列接続された第５および第６の抵抗を備
え、前記第３および第６の抵抗は互いに同じ抵抗
値を有し、前記第４および第５の抵抗は互いに同
じ抵抗値を有し、前記第３および第４の抵抗の接
続点に入力信号が供給され、前記第５および第６
の抵抗の接続点に前記バツフア回路の出力が供給
されることを特徴とする。
次に、図面を参照して本発明をより詳細に説明
する。
する。
第２図に本発明の一実施例のゼロクロスシユミ
ツト回路を示す。
ツト回路を示す。
第２図において、R1〜R12は抵抗、D1はダイオ
ード、Q1〜Q8はトランジスタ、C1はコンデンサ、
I01，I02は電流がI01，I02の定電流源、１は入力端
子、２は電源端子、３は出力端子、４は接地端
子、ＡはトランジスタQ1はエミツタ、Ｂは抵抗
R5とR7の交点、ＣはトランジスタQ2のベース、
ＤはトランジスタQ3のベース、Ｅはトランジス
タQ8のエミツタ、ＦトランジスタQ1，Q8の共通
ベースを示している。今、第２図の本発明の実施
例のシユミツト回路において、例えば、第３図ａ
に示す三角波の入力信号が印加した場合につい
て、第５図を参照しながら説明する。
ード、Q1〜Q8はトランジスタ、C1はコンデンサ、
I01，I02は電流がI01，I02の定電流源、１は入力端
子、２は電源端子、３は出力端子、４は接地端
子、ＡはトランジスタQ1はエミツタ、Ｂは抵抗
R5とR7の交点、ＣはトランジスタQ2のベース、
ＤはトランジスタQ3のベース、Ｅはトランジス
タQ8のエミツタ、ＦトランジスタQ1，Q8の共通
ベースを示している。今、第２図の本発明の実施
例のシユミツト回路において、例えば、第３図ａ
に示す三角波の入力信号が印加した場合につい
て、第５図を参照しながら説明する。
第２図において、２端子と４端子間に電源電圧
が印加されるのみで、１端子に入力信号が印加さ
れない時、即ち、第５図に示すT1の期間では、
電源投入直後にはR4＝R12及びトランジスタQ2，
Q3のベース電流が等しい為、トランジスタQ1，
Q8のエミツタ電流IEQ1，IEQ8が等しくなつて、VA
＝VEとなり、差動増幅器を構成しているトラン
ジスタQ2，Q3のベース電位Vc，VDは、VC＝VD
となるが、抵抗R11の抵抗値及びトランジスタQ6
のコレクタ電流がトランジスタQ7を駆動するの
に充分大きい為、瞬時にトランジスタQ7が導通
して、抵抗R6の両端に電圧降下を生じさせるた
め、トランジスタQ7のコレクタ電流をIc、抵抗
R4，R12に流れる電流をIR4，IR12とすると、トラ
ンジスタQ1のエミツタに流れるエミツタ電流IEQ1
は、 IEQ1＝IR4＋I01／hFEQ2 ……（13） ただしhFEQo：トランジスタQnの電流増幅率を
示す。
が印加されるのみで、１端子に入力信号が印加さ
れない時、即ち、第５図に示すT1の期間では、
電源投入直後にはR4＝R12及びトランジスタQ2，
Q3のベース電流が等しい為、トランジスタQ1，
Q8のエミツタ電流IEQ1，IEQ8が等しくなつて、VA
＝VEとなり、差動増幅器を構成しているトラン
ジスタQ2，Q3のベース電位Vc，VDは、VC＝VD
となるが、抵抗R11の抵抗値及びトランジスタQ6
のコレクタ電流がトランジスタQ7を駆動するの
に充分大きい為、瞬時にトランジスタQ7が導通
して、抵抗R6の両端に電圧降下を生じさせるた
め、トランジスタQ7のコレクタ電流をIc、抵抗
R4，R12に流れる電流をIR4，IR12とすると、トラ
ンジスタQ1のエミツタに流れるエミツタ電流IEQ1
は、 IEQ1＝IR4＋I01／hFEQ2 ……（13） ただしhFEQo：トランジスタQnの電流増幅率を
示す。
Ａ点の電位VAは
VA＝VF−KT／ｑlnIEQ1／Is ……（14）
Ｃ点の電位Vcは
Vc＝VA−（R5＋R7）×I01／hFEQ2 ……（15）
IEQ8＝IR12＋Ic ……Q7オン時（16）
Ｅ点の電位VEは、
VE＝VF−KT／ｑlnIEQ8／Is ……（17）
Ｄ点の電位VDは
VD＝VE−Ic×R6 ……Q7オン時（18）
で示される。ここで、IR4≒IR12≒Ic、IE2＞IE1、VA
＞VE、IcR6＞（R5＋R7）×I01／hFEQ2とすると、トラン ジスタQ2，Q3のベース電位Vc，VDがVc＞VDにな
るため、３端子に出力される出力信号はハイレベ
ルである。
＞VE、IcR6＞（R5＋R7）×I01／hFEQ2とすると、トラン ジスタQ2，Q3のベース電位Vc，VDがVc＞VDにな
るため、３端子に出力される出力信号はハイレベ
ルである。
ここで、Ｋはボルツマン定数、Ｔは絶対温度、
ｑは電子の電荷量、Isは飽和電流を示す。さらに
R4＝R9＝R12，R5＝R8，R6＝R7，hFEQ2＝hFEQ3と
する。尚、上記（15）式のVc電位に入力信号が
重畳するため、この（15）式のVc電位を基準電
位、即ちゼロとする。
ｑは電子の電荷量、Isは飽和電流を示す。さらに
R4＝R9＝R12，R5＝R8，R6＝R7，hFEQ2＝hFEQ3と
する。尚、上記（15）式のVc電位に入力信号が
重畳するため、この（15）式のVc電位を基準電
位、即ちゼロとする。
次に１端子に入力信号が印加されている場合
で、第５図T2の期間を考えると、差動増幅器を
構成しているトランジスタQ2，Q3のベース電位
Vc，VDが常にVcVDであるため、３端子に出力
される出力信号はハイレベルである。
で、第５図T2の期間を考えると、差動増幅器を
構成しているトランジスタQ2，Q3のベース電位
Vc，VDが常にVcVDであるため、３端子に出力
される出力信号はハイレベルである。
次に第５図T3の期間を考えると、差動増幅器
を構成しているトランジスタQ2，Q3のベース電
位がVc＝VDからVc＜VDになる点で、トランジス
タQ7が非導通になり、コレクタ電流が流れなく
なるため、トランジスタQ8のエミツタに流れる
エミツタ電流IEQ8は、 IEQ8＝IR12＋Ic ……Q7オン時（19） から IEQ8＝IR12＋I01／hFEQ3 ……Q7オフ時（20） になる。ここでIR4＝IR12，hFEQ2であるから、（20）
式＝（13）式となり、VE＝VAになる。又Ｄ点の電
位VDは（18）式に示されるVDから（21）式に示
されるVDになる。
を構成しているトランジスタQ2，Q3のベース電
位がVc＝VDからVc＜VDになる点で、トランジス
タQ7が非導通になり、コレクタ電流が流れなく
なるため、トランジスタQ8のエミツタに流れる
エミツタ電流IEQ8は、 IEQ8＝IR12＋Ic ……Q7オン時（19） から IEQ8＝IR12＋I01／hFEQ3 ……Q7オフ時（20） になる。ここでIR4＝IR12，hFEQ2であるから、（20）
式＝（13）式となり、VE＝VAになる。又Ｄ点の電
位VDは（18）式に示されるVDから（21）式に示
されるVDになる。
VD＝VE−（R6＋R8）×I01／hFEQ3 ……（21）
この場合、差動増幅器を構成しているトランジ
スタQ2，Q3のベース電位Vc，VDはVc＜VDになる
ため、３端子に出力される出力信号は、ロウレベ
ルに反転する。この時、出力信号がハイからロウ
に反転するしきい値電圧は、（18）式に示される
VDである。
スタQ2，Q3のベース電位Vc，VDはVc＜VDになる
ため、３端子に出力される出力信号は、ロウレベ
ルに反転する。この時、出力信号がハイからロウ
に反転するしきい値電圧は、（18）式に示される
VDである。
次に第５図T4の期間を考えると、差動増幅器
を構成しているトランジスタQ2，Q3のベース電
位がVc＜VDからVc＝VDになる点で、トランジス
タQ7が導通しコレクタ電流が流れるため、トラ
ンジスタQ8のエミツタに流れるエミツタ電流IEQ8
が IEQ8＝IR12＋I01／hFEQ3 ……Q7オフ時（22） から IEQ8＋IR12＋Ic ……Q7オン時（23） になり、Ｄ点の電位VDは VD＝VE−（R6＋R8）×I01／hFEQ3 ……Q7オフ時（24） から VD＝VE−Ic×R6 ……Q7オン時（25） になり、VDの電位は前記T1，T2期間の電位にも
どる。この場合、差動増幅器を構成しているトラ
ンジスタQ2，Q3のベース電位Vc，VDはVc＞VDに
なるため、３端子出力される出力信号はハイレベ
ルに反転する。この時、出力信号がロウからハイ
に反転するしきい値電圧は（21）式に示される
VD電位である。ここで、出力信号がロウからハ
イに反転するしきい値電圧（（21）式に示される
VD電位）を（15）式に示されるVc電位（基準電
位）と比較してみると、R5＝R8，R6＝R7，hFEQ2
＝hFEQ3，VA＝VEであるから、 Vc−VD＝｛VA−（R5＋R7）・I01／hFEQ2｝ −｛VE−（R6＋R8）・I01／hFEQ3＝０ ……（26） となり、出力信号がロウからハイの反転時にしき
い値電圧に変動がなく、ゼロクロスとなる。その
ため、入力信号が微小時にも、ロウからハイへの
反転動作が正常にできる。
を構成しているトランジスタQ2，Q3のベース電
位がVc＜VDからVc＝VDになる点で、トランジス
タQ7が導通しコレクタ電流が流れるため、トラ
ンジスタQ8のエミツタに流れるエミツタ電流IEQ8
が IEQ8＝IR12＋I01／hFEQ3 ……Q7オフ時（22） から IEQ8＋IR12＋Ic ……Q7オン時（23） になり、Ｄ点の電位VDは VD＝VE−（R6＋R8）×I01／hFEQ3 ……Q7オフ時（24） から VD＝VE−Ic×R6 ……Q7オン時（25） になり、VDの電位は前記T1，T2期間の電位にも
どる。この場合、差動増幅器を構成しているトラ
ンジスタQ2，Q3のベース電位Vc，VDはVc＞VDに
なるため、３端子出力される出力信号はハイレベ
ルに反転する。この時、出力信号がロウからハイ
に反転するしきい値電圧は（21）式に示される
VD電位である。ここで、出力信号がロウからハ
イに反転するしきい値電圧（（21）式に示される
VD電位）を（15）式に示されるVc電位（基準電
位）と比較してみると、R5＝R8，R6＝R7，hFEQ2
＝hFEQ3，VA＝VEであるから、 Vc−VD＝｛VA−（R5＋R7）・I01／hFEQ2｝ −｛VE−（R6＋R8）・I01／hFEQ3＝０ ……（26） となり、出力信号がロウからハイの反転時にしき
い値電圧に変動がなく、ゼロクロスとなる。その
ため、入力信号が微小時にも、ロウからハイへの
反転動作が正常にできる。
以上、本発明のゼロクロスシユミツト回路を使
用すれば、出力信号の初期値への復帰時における
しきい値電圧のゼロクロスからの変動をなくした
ゼロクロスシユミツト回路を実現できる。
用すれば、出力信号の初期値への復帰時における
しきい値電圧のゼロクロスからの変動をなくした
ゼロクロスシユミツト回路を実現できる。
次に、第６図に本発明の他の実施例を示す。第
６図においては、第２図の本発明の一実施例中で
示したトランジスタQ1，Q8を、ベースとコレク
タが共通で、エミツタが２個のマルチエミツタの
トランジスタQ11に置き換えた実施例で、他素子
は同等である。
６図においては、第２図の本発明の一実施例中で
示したトランジスタQ1，Q8を、ベースとコレク
タが共通で、エミツタが２個のマルチエミツタの
トランジスタQ11に置き換えた実施例で、他素子
は同等である。
第６図においても、第２図で説明したと同様に
本発明と同等の効果が得られることは言うまでも
ない。尚、この時トランジスタQ1，Q8，Q11のベ
ース電流によるＦ点の電位VFの変動を無視する
ために、抵抗R1，R2，R3は実用上の範囲で、で
きるだけ小さくしておく。
本発明と同等の効果が得られることは言うまでも
ない。尚、この時トランジスタQ1，Q8，Q11のベ
ース電流によるＦ点の電位VFの変動を無視する
ために、抵抗R1，R2，R3は実用上の範囲で、で
きるだけ小さくしておく。
第１図は従来例のシユミツト回路を示す回路
図、第２図は本発明のシユミツト回路の一実施例
を示す回路図、第３図は第１図、第２図の入出力
特性を示した図、第４図は第１図の動作の詳細を
示した図、第５図は第２図の動作の詳細を示した
図、第６図は本発明の他の実施例を示す回路図で
ある。 R1〜R12は抵抗、D1はダイオード、Q1〜Q8，
Q11はトランジスタ、C1はコンデンサ、I01，I02は
定電流源、１〜４は端子、Ａ〜Ｆは各バイアス点
を示す。
図、第２図は本発明のシユミツト回路の一実施例
を示す回路図、第３図は第１図、第２図の入出力
特性を示した図、第４図は第１図の動作の詳細を
示した図、第５図は第２図の動作の詳細を示した
図、第６図は本発明の他の実施例を示す回路図で
ある。 R1〜R12は抵抗、D1はダイオード、Q1〜Q8，
Q11はトランジスタ、C1はコンデンサ、I01，I02は
定電流源、１〜４は端子、Ａ〜Ｆは各バイアス点
を示す。
Claims (1)
- １ 差動増幅器とバツフア回路が従属接続され前
記バツフア回路の出力を前記差動増幅器に正帰還
したシユミツト回路において、ベースにバイアス
電圧が供給された第１のトランジスタ、このトラ
ンジスタのベースおよびコレクタにベースおよび
コレクタがそれぞれ共通接続された第２のトラン
ジスタ、前記第１のトランジスタのエミツタと基
準点との間に接続された第１の抵抗、前記第２の
トランジスタのエミツタと前記基準点との間に接
続され前記第１の抵抗と同じ抵抗値を有する第２
の抵抗、前記第１のトランジスタのエミツタと前
記差動増幅器の一方の入力端子との間に直列接続
された第３および第４の抵抗、ならびに前記第２
のトランジスタのエミツタと前記差動増幅器の他
方の入力端子との間に直列接続された第５および
第６の抵抗を備え、前記第３および第６の抵抗は
互いに同じ抵抗値を有し、前記第４および第５の
抵抗は互いに同じ抵抗値を有し、前記第３および
第４の抵抗の接続点に入力信号が供給され、前記
第５および第６の抵抗の接続点に前記バツフア回
路の出力が供給されることを特徴とするシユミツ
ト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56125546A JPS5827425A (ja) | 1981-08-11 | 1981-08-11 | シユミツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56125546A JPS5827425A (ja) | 1981-08-11 | 1981-08-11 | シユミツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5827425A JPS5827425A (ja) | 1983-02-18 |
| JPH0320087B2 true JPH0320087B2 (ja) | 1991-03-18 |
Family
ID=14912869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56125546A Granted JPS5827425A (ja) | 1981-08-11 | 1981-08-11 | シユミツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827425A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5346660B2 (ja) * | 1974-12-26 | 1978-12-15 | ||
| JPS5658320A (en) * | 1979-10-19 | 1981-05-21 | Matsushita Electric Ind Co Ltd | Schmitt circuit |
-
1981
- 1981-08-11 JP JP56125546A patent/JPS5827425A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5827425A (ja) | 1983-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0446009B2 (ja) | ||
| US5155429A (en) | Threshold voltage generating circuit | |
| JP3443266B2 (ja) | 定電圧回路 | |
| JP2902277B2 (ja) | エミッタホロワ出力電流制限回路 | |
| JPH0342725B2 (ja) | ||
| JPH063868B2 (ja) | 差動型コンパレ−タ回路 | |
| JPH0434567Y2 (ja) | ||
| JPH1188148A (ja) | Ｅｃｌ論理回路 | |
| JPH08148969A (ja) | 積分回路 | |
| JP4654609B2 (ja) | 負荷駆動回路 | |
| JP3087352B2 (ja) | 非反転増幅器 | |
| JP2797620B2 (ja) | 比較回路 | |
| JPH06236219A (ja) | 定電流回路 | |
| JP2550241B2 (ja) | フローティング電源回路 | |
| JPS645369Y2 (ja) | ||
| JPS5816272Y2 (ja) | シユミツト回路 | |
| JPH0680997B2 (ja) | 掛算回路 | |
| JPH11136105A (ja) | 電圧比較回路 | |
| JPH0685647A (ja) | レベル変換回路 | |
| JPH07109979B2 (ja) | シュミット回路 | |
| JPH0716151B2 (ja) | 波形整形回路 | |
| JPH10190376A (ja) | 増幅回路 | |
| JPH0462606B2 (ja) | ||
| JPS6115407A (ja) | 自己バイアス型増幅回路 | |
| JPH0555902A (ja) | 出力バツフア回路 |