JPH03201474A - 単一集積回路チップにおける垂直バイポーラトランジスタと高圧ｃｍｏｓの形成方法 - Google Patents

単一集積回路チップにおける垂直バイポーラトランジスタと高圧ｃｍｏｓの形成方法

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JPH03201474A
JPH03201474A JP2064445A JP6444590A JPH03201474A JP H03201474 A JPH03201474 A JP H03201474A JP 2064445 A JP2064445 A JP 2064445A JP 6444590 A JP6444590 A JP 6444590A JP H03201474 A JPH03201474 A JP H03201474A
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ウォルター　カーク　コシアク
Douglas R Schnabel
ダグラス　ロバート　シャナベル
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ジョナサン　ダグラス　マン
Jack D Parrish
ジャック　デュアン　パリッシュ
Iii Paul R Rowlands
ポール　ラッセル　ローランズ　サード
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、半導体集積回路の製造、特に、例えば、後で
引用される「固体回路に関するＩ　ＥＥＥジャーナルＪ
　　（ＩＥＥＥ　　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ
　５ｔａｔｅＣ４ｒｃｕｉｔｓ）のザイツゾフらに（Ｚ
ｅｉｔｚｏｆｆ）よる文献に開示されているような共通
の半導体基板またはチップにバイポーラ接合トランジス
タと金属酸化物−半導体（ＭＯＳ）トランジスタの両方
を含んでいるような回路に関する。
技術の背景 バイポーラトランジスタは、ＭＯＳトランジスタがでる
以前は利用されていたが、最近では、ＭＯＳトランジス
タ、特に相補部ＭＯ３（０ＭＯ３）トランジスタに重き
が置かれるようになった。しかしながら、バイポーラト
ランジスタは、より高いトランスコンダクタンス、より
高い出力インピーダンスそしてより早いスイッチングス
ピード、そして垂直の形での単位デバイス領域当りのよ
り大きな電流をあまねく弱くする能力を含むものであり
、ＭＯＳトランジスタにまさるいくつかの利点を持つも
のである。
この理由により、バイポーラトランジスタとＭＯＳトラ
ンジスタ、特に０ＭＯ３トランジスタとの両方を含むこ
とが望ましい回路への用途がある。
さらに、モノリシック集積回路の利点のために、上記用
途においては共通の半導体基板中に、あるいは１つのチ
ップ中に両方の形式のトランジスタを組み込むことが望
まれている。
そうしたモノリシック集積回路が有効であることが期待
されている回路への適用の中には、線形回路、例えば、
温度安定整流器、低入力オフセソト回路、モして帰環増
幅回路がある。
さらに、製造を容易にするためには、バイポーラトラン
ジスタとＭＯＳトランジスタの両方が、最小限の製造工
程で平行に形式される製造プロセスであることが望まし
い。
これらの要因は、「固体回路に関するＩ　ＥＥＥジャー
ナルＪ　Ｖｏｌ、　５Ｃ−２０，Ｎａ　２　、　１９８
５年４月。
４８９−４９３頁に掲載されている「ｎ−ウェルＣＭＯ
Ｓプロセスにおけるアイソレートされた垂直ｎ−ｐ−ｎ
トランジスタＪ　（Ａｎ　　ｌ５ｏｌａｔｅｄＶｅｒｔ
ｉｃａｌ　ｎ−ｐ−ｎ　Ｔｒａｎｓｉｓｔｏｒ　ｉｎ　
ａｎ　ｎ−Ｗｅｌｌ　ＣＭＯＳＰｒｏｃｅｓｓ）と題さ
れた文献において認められた。この中に記載されたプロ
セスでは、垂直ｎ−ｐ−ｎトランジスタは、前記ＰＭＯ
ＳＩＭＯＳトランジスタとドレインを形成するのに使わ
れる注入のドーズ量と注入アニール条件の両方を変化さ
せるために通常のプロセスを変更して低電圧ＣＭＯＳト
ランジスタとともにチップ中に形式される。
発明の要約 本件発明に記載されている製造方法は請求項１の特徴部
分に記載された構成を特徴とする。
本件発明は、垂直バイポーラトランジスタと低ドープド
レイン（ＬＤＤ）！−ランジスタタイブの高電圧ＣＭＯ
３トランジスタを共通の半導体基板中に形式するための
プロセスであり、そこでは垂直ｎ−ｐ−ｎトランジスタ
が、１つのマスキングステップを追加することなくマス
ク修正のみによるＬＤＤ　トランジスタを形成するのに
使われたのと同じ一連のステップによって形式されてい
る。
特に、以下に記述されている本発明の開示されている実
施例の中で、それぞれのＣＭＯＳペアのＰＭＯＳＩ−ラ
ンジスタの低ドープｐ形拡大ウェルを形成するのに使わ
れた注入ステップが、バイポーラトランジスタのそれぞ
れに対して、低ドープベースを形式するためにも使用さ
れるというプロセスによって垂直ｎ−ｐ−ｎバイポーラ
トランジスタはＬＤＤ　　０ＭＯ３トランジスタペアと
ともにｐ形基板に共通に形式される。それぞれのＣＭＯ
ＳベアのＰＭＯＳトランジスタのソースとドレインの高
ドープ領域を形成するのに使われる注入ステップは、そ
れぞれのバイポーラトランジスタの高ドープベース接続
領域を形式することにも使われる。前記ＮＭＯＳトラン
ジスタの高ドープソースとドレインを形成するのに使わ
れた注入ステップは、それぞれのバイポーラトランジス
タの高ドープコレクタ接触領域とエミッタを形成するこ
とにも使われる。このプロセスに伴う最高の結果を出す
ためには、フィールド酸化領域を形式するのに使われた
加熱ステップが、この注入をドライブインするのに使わ
れ得るようにするドレイン拡大と垂直ベースに対して使
われたｐ形注入とを適切に行うことが特に重要である。
さらに、当該プロセスは、どんな追カロステソフ。
もなく、単にマスク変更によって、共通基板に、低ドー
プドレイン拡大を含まない低電圧ＣＭＯＳトランジスタ
ペアを形成するためにも使うことができる。
本発明は、添付図面を参照した以下の詳しい説明からよ
り理解することができる。
なお図面は一定の縮尺によって作成されたものではない
。また、図において従来と同様に低ドープ半導体領域を
マイナス符号（−）で示しく例えばｎ−）、高ドープ半
導体領域をプラス符号（＋）で示している（例えばｐ”
）。低ドープ領域は一般に５Ｘ１０１６不純物／　ｃｎ
！以下のドーピング濃度を有する領域であり、高ドープ
領域は一般に１×ＩＱ＋９不純物／　ｃｎｌのドーピン
グ濃度をもつ領域である。
発明の実施例 第１図を参照すると、低ドープのｐ形であるバルク基板
部分を含む単結晶シリコンチップ１０が示されている。
当該基板１２の上表面１２ａには、ＮＭＯＳトランジス
タ１００、ＰＭＯＳトランジスタ２００と垂直ｎ−ｐ−
ｎバイポーラトランジスタ３００が形成されている。前
記ＭＯＳトランジスタ１００と２００のそれぞれは、少
なくとも約３０ボルトのソースとドレインの間のアバラ
ンシェブレークダウンフィールド誘起電圧なしで耐える
ことができるような低ドープドレインタイプである。
前記ＮＭＯ３ＩＭＯＳトランジスタ、高ドープｎ形ソー
ス１００と高ドープｎ形ドレイン１１２を含んでいる。
後者は、低ドープｎ形ドレイン拡大１１４の内部につく
られている。比較的厚い（６５ナノメータ）ゲート酸化
物層１１６は、ソース１１０と拡大ウェル１１４の間の
ｐ形表面１２ａｐｌ域の上にある。ポリシリコンゲート
電極１１８は、ゲート酸化物層の上にあり、また、前記
ドレイン１１２と前記ソース１１０の間の領域の有効な
フィールド誘起アバランシェブレークダウン電圧を増加
し、準フィールドプレートとして働くために比較的厚い
（代表的には８００ナノメータの厚さ）フィールド酸化
物領域の一部分と重なり合っている。
前記ＰＭＯＳトランジスタ２００は、低ドープｎ形ウェ
ル２１４に形成され、高ドープｐ形ソース２１１と高ド
ープｐ形ドレイン２１３を含む。
後者は低ドープｐ形拡大ウェル２０８に形成される。比
較的厚い酸化物層２１６　（代表的には約６５ナノメー
タ）は、ソース２１１とドレイン拡大ウェル２０８の間
に拡がるｎ形表面領域に重なり合う。ポリシリコンゲー
ト電極２１８は、ケート酸化物２１６の上に横たわり、
ソースとドレインの間の領域のアバランシュブレークダ
ウン電圧を上げるための準フィールドプレートとして働
く比較的厚い（代表的には約８００ナノメータ）フィー
ルド酸化物領域２２０に重なり合う。
垂直ｎ−ｐ−ｎバイポーラトランジスタ３００は、その
コレクタとして働く低ドープｎ形ウェル３１４を含み、
その中にはベースとして働く低ドープｐ形ウェル３０８
があり、さらにその中にはエミッタとして働く高ドープ
ｎ形領域３１０がある。基板１２の上表面１２ａもまた
、ベース領域３０８に、ベースの接続領域として働く高
ドープ領域領域３１１を含み、コレクタ領域３１４には
コレクタの接′ｉＡ領域として働く高ドープｎ形領域３
１２が含まれる。
厚いフィールド酸化物領域５０は、周知の方法で種々の
トランジスタを水平方向に互いにアイソレートするため
に、基板の上表面１２ａでも使用されている。
層５０．１１６．２１６．１２０．２２０．３２０およ
び３２０は、通常の技術におけるように酸化物あるいは
シリコン酸化物層と呼ばれているが、実際は、主に二酸
化シリコンにより形成された層である。
本発明によれば、開示されているトランジスタの特徴は
共通の処理ステップによって平行に形成されるというこ
とである。特に、低ドープｎ形ウェル１１４．２１４．
３１４が、共通のステップで一緒に形成され、低ドープ
ｐ形ウェル２０８．３０８も共通のステップで一緒に形
成され、また高ドープｎ形表面領域１１０．１１２．３
１０．３１２が、共通のステップで一緒に形成され、さ
らに高ドープｐ形表面領域２１１．３１１が共通のステ
ップで一緒に形成される。
実施例において、低ドープｎ形ウェルは、１×１Ｏ１６
不純物／ｃＩｉｌの平均不純物濃度と約４．０マイクロ
メータの深さを持つ。低ドープｐ形ウェルは、約４．０
Ｘ１０”不純物／　ｃＪと約１．０マイクロメータの深
さを持つ。高ドープｐ形表面領域は、約１ｘ　ｌ　Ｑ　
１９不純物／　ｃｔＡの平均不純物濃度と約０．３マイ
クロメータの深さを持つ。そして、高ドープｎ形領域は
、約ｌＸｌ０”不純物／　ｃｏｔと約０．３マイクロメ
ータの深さを持つ。ｐ形基板は約５ＸＩＯ１５不純物／
　ｃｎｌの平均不純物濃度を持つ。
比較的大きな表面領域のシリコンウェハ、例えば現在代
表的な直径少なくとも１２．７７　ｃｍあるいは１５．
２４　ｃｍのものを処理し、その後より小さな領域の多
数の個々のチップにウェハをさいの目に切断することは
通常の技術である。本件発明のプロセスの実施例におい
て、各チップは第１図のチップ１０のように、少なくと
もトランジスタの３つのタイプのそれぞれの１つを含む
。ウェハは通常、都合よく取り扱うことができるに十分
な厚さであり、代表的には、５８４と６６０マイクロメ
ータ（２３と２６マイルス）の間である。さらには、ウ
ェハは通常その上表面が、＜１００＞結晶面に対応する
ように薄く切断されている。
次の図では、簡単のために、第１図で示したように、３
つの形のそれぞれのうちの１つだけを含んだ単一のチッ
プに対応するウェハの一部分を示している。
第２Ａ図を参照すると、シリコンウェハ１２によって与
えられるシリコン基板１２は、比較的薄い、例えば約５
０ナノメータのシリコン酸化物部分２０ｂを交えて配さ
れている比較的厚い、例えば約５０ナノメータのシリコ
ン酸化物部分２０ａを含むマスクを有する上表面１２ａ
を持っている。
これは、約５５０ナノメータの厚さの−様なシリコン酸
化物層を最初に提供し、薄い部分が形成される基板を露
出させるために上記層の一部を選択的に取り除き、次い
で露出した基板１２上に酸化物を再成長させて所望の厚
さの薄い層を形成することによって通常のように遠戚さ
れる。マスクのこのような薄い部分は、基板内において
低ドープｎ形ウェルが形成される領域に対応する。この
領域の酸化物部分２０ｂは、基板１２が、ｎ形ウェルを
形成するために、ドナーイオンを注入されている間、下
にある表面を保護する厚さであるように設計されている
が、わずかにインプランテーションを妨げる。酸化物部
分２０ａは、そうした注入に対して下の基板１２をマス
クするのに適切な厚さである。
いったんマスクされると、基板１２は、矢印２９に示さ
れるようにドナー注入領域２４ａ、２４ｂと２４Ｃを形
成するために、ドナーイオンを注入される。実施例では
、ドーズ量は、約１２５ＫｅＶの加速電圧で、１平方セ
ンチメートルにっき４５×ＩＱ＋２リンイオンであり、
基板１２はその後注入されたイオンをドライブインし、
要求されるｎ形ウェルを形成するために約４時間、１２
００”Ｃまで熱せられる。
ドライブインし、酸化物２ｏが取り除かれた後の基板が
、第２Ｂ図に示されている。基板１２は、この段階で、
低ドープｎ形ウェル１１４．２１４．３１４を含む。
次いで、ドライブインの後に所望のｐタイプウェルを規
定するアクセプタ注入領域が基板１２の上表面に形成さ
れる。
この段階において、−様な薄い酸化物層２８（例えば約
５０ナノメータの厚さ）が、基板１２の上表面１２ａに
形成される。この層は、その後のアクセプタ注入をマス
クするために適当な厚さのフォトレジスト層でおおわれ
る。フォトレジストは、注入されたアクセプタイオンが
、基板１２に導入される窓を形成するためにバターニン
グされる。そして、約１２０ＫｅＶの加速電圧で約１．
５ｘ　ｌ　Ｑ　Ｉｆｆ不純物、　ｃｍ−２のドーズ量で
ほう素イオンを基板の上表面に照射する。注入されたア
クセプタのドライブインは、厚いフィールド酸化物領域
が形成される時のプロセスにおける加熱段階まで延期す
ることができる。
フォトレジスト層の残りが取り除かれた後の基板は第２
Ｃ図に示され、そこではアクセプタ注入領域２０２と３
０２が、それぞれｎ形ウェル２１４と３１４にある。領
域２０２はＰＭＯＳ！−ランジスタのｐ形拡大ウェルを
形成するために使用されることになり、領域３０２はバ
イポーラｎ−ｐ−ｎトランジスタのｐタイプヘースを形
成するために使用されることになる。−様な薄い酸化物
層２８は、次の通常のフィールド住人ステップで保護層
として働かせるために表面１２ａに保持される。
次に、第１図で見られるように、所望の種々の厚いフィ
ールド酸化物領域が形成される。
この段階で、第２Ｄ図かられかるように、酸化マスクと
して（勅＜のに適当なイ列えｔ＝２ｏｏナノメタの厚さ
のシリコン窒化物の層は、活性領域が形成される基板領
域上に残るようにパターニングされて、基板１２の上表
面１２ａに提供される。
そこでは上記層が、下にある表面領域の酸化を紡ぐ。
しかしながら、厚いフィールド酸化物領域の形成の前に
、ｎタイプウェル上の領域を除いてフィールド酸化物領
域が形成される表面領域でアクセプタイオンを導入する
ことは有利なことである。
この注入は、表面を保護する働きがあり、注入された表
面は動作における望まない表面反転に対抗するものであ
る。
この段階で、基板上にフォトレジスト層を被着し、ｎ形
ウェル領域上を除いてそのフォトレジスト層を除去する
ことが望ましい。それは、次の基板へのフィールド注入
をマスクする働きをする。
以上の結果による基板は、第２Ｄ図に示され、そこでは
基板１２の上表面１２ａが、−様な薄い酸化物層２８、
パターニングされたシリコン窒化物層３０およびパター
ニングされたフォトレジスト層３２が含まれている。
フィールド注入は、典型的には３５ＫｅＶの加速電圧で
約１．４Ｘ１０”のドーズ量によるほう素の照射を含む
。これは、表面の導伝性タイプを変化させず、アクセプ
タ濃度のみを増加させる浅い注入なので、注入の結果は
、図面には反映されない。
フィールド注入の後、フォトレジストマスク３２は除去
され、次いでフィールド酸化ステップが行なわれる。フ
ィールド酸化ステップは、基板１２からほう素を溶解す
る傾向があるので、領域２０２と３０２を形成するのに
使われるより早いほう素注入の的確なコントロールが重
要である。
実施例では、約８００ナノメータの厚さのフィールド酸
化物領域は基板を１０５０℃まで４時間加熱し、それに
よって、４Ｘ１０１６不純物／Ｃｄの平均濃度で約１マ
イクロメータの深さの低ドープｐタイプウェルを形成す
るために領域２０８と３０８に注入されたほう素をドラ
イブインすることによって形成された。
フォトレジストマスク３２の後、パターニングされたシ
リコン窒化物３０と−様な薄い酸化物２８は除去され、
第２Ｅ図に示される構成が与えられる。その構成は低ド
ープｎ形ウェル１１４．２１４および３１４、ｎ形ウェ
ル２１４に形成された低ドープｐ形ウェル２０゛８およ
びｎ形ウェル３１４における低ドープｐ形ウェルを有す
るｐ形基板１２を含む。さらに、フィールド酸化物領域
５０は、形成される種々のトランジスタの活性表面領域
を規定するために配置される。フィールド酸化物領域１
２０と２２０は、形成される前記ＮＭＯ３およびＰＭＯ
Ｓトランジスタの準フィールドプレートを規定するため
に配置される。フィールド酸化物領域３２０と３２２は
、バイポーラトランジスタのまだ形成されていないエミ
ッタベース接ＭｊＩ域およびコレクタ接続領域をアイソ
レートするために配置される。
この段階で、所望のエンハンスメントモードでの動作の
ために前記ＮＭＯ３およびＰＭＯＳＩ−ランジスタのし
きい値電圧をよりよく制御するためにアクセプタイオン
の注入を行なって基板の表面の電位を設定することは有
益である。
しかしながら、アクセプタイオンによる表面ｒ２ａの照
射の前に、薄い酸化物層、代表的には４０ナノメータの
厚さのものが、表面を損傷から保護するために該表面に
形成されてる。
３５ＫｅＶの加速電圧で、１．３５Ｘ１０１２イオンｃ
ｍ　−”のドーズ量でのほう素イオンによる表面１２ａ
の照射は、しきい値コントロールにとっては典型なもの
である。この注入は非常に弱すぎて伝導形を変化させる
ことができないものであり、表面濃度にのみ影響を与え
るよう作用するので、その衝撃は、図面には反映されて
いない。
高電圧ＣＭＯＳトランジスタより薄いゲート酸化物の厚
さを必要とする低電圧トランジスタがちし１つも基板１
２に形成されていないなら、はう素を含む薄い酸化物層
が除去され、第２Ｆ図に層１１６．２１６．３１６とし
て示されているように約５０ナノメータの厚さの新しい
薄い酸化物層が再成長される。
しかしながら、もし低電圧ＭＯＳトランジスタが、高電
圧ＭＯ３Ｉ−ランジスタに追加して形成されるべきなら
、代わりに、低電圧ＭＯ３）ランマスクが形成されるべ
き薄いほう素リッチ酸化物層を選択的に除去できるよう
に高電圧ＭＯＳトラン・マスクの領域をマスクすること
ができる。次いで、使われたマスクの除去の後で、低電
圧ＭＯ３）ランマスクが形成される新しい薄い酸化物層
と高電圧ＭＯＳトランジスタが形成される前に形成され
て残っている薄い酸化物層は、同時に厚くされる。
あるいはまた、薄いおよび厚いゲート酸化物の両方が要
求されるところでさえ、はう素リッチ酸化物層を、基板
から完全に除去し、新しい薄い酸化物層を再成長できる
。この新しい層は、次いで薄い酸化物層が要求されると
ころで選択的に除去され得る。この場合、薄い酸化物層
が望まれる新しい酸化物を成長させるため、および厚い
ゲート酸化物が望まれる前に形成された酸化物層を厚く
するためのもう一つの酸化ステップが続く。
酸化物層１１６．２１６．３１６の形成の後、第２Ｆ図
に示されているように、前記ＣＭＯＳトランジスタのポ
リシリコンゲート電極が形成される。
この段階で、ポリシリコンの−様な層、例えば低い圧力
の化学気相成長により被着された３５０ナノメータの厚
さのものが、基板の上表面に形成される。ポリシリコン
をパターニングする前に、その伝導性を増加するために
リンによりポリシリコン層をドープすることは通常のこ
とである。
ポリシリコン層は、次いで、ポリシリコン電極を形成す
るために、通常の方法でバターニングされる。第２Ｆ図
かられかるように、ドープされたポリシリコンゲート電
極１１８は、フィールド酸化物領域１２０とオーバーラ
ツプし、薄いゲート酸化物層１１６の一部分上に広がる
。そしてドープされたポリシリコンゲート電極２１８は
、フィールド酸化物領域２２０とオーバーラツプし、薄
いゲート酸化物Ｎ２１６の一部分上に広がっている。
前記ＮＭＯ３）ランマスクのソースとドレインとしてま
た前記ｎ−ｐ−ｎトランジスタの工業ツタとコレクタ接
続領域としてそれぞれ働く高ドープｎ形領域１１０．１
１２．３１０．３１２（第１図参照）と、前記ＰＭＯＳ
）ランマスクのソースとドレインとして、また前記ＮＰ
Ｎトランジスタのベース接続領域としてそれぞれ働く高
ドープ領域領域２１１．２１３．３１１　（第１図参照
）はまだ形成されていない。
そうした高ドープ領域を形成する前に、ポリシリコンを
保護し、高ドープ領域の形成において塗布されるフォト
レジストマスクの効果を最小限にするためにポリシリコ
ン電極の表面を少し酸化することはしばしば有益である
。ポリシリコン上に約２２．５ナノメータの酸化物層を
形成するために酸化雰囲気中で、９００℃で加熱すれば
十分である。
高ドープｎ形領域を最初に形成することは有利である。
この段階で、フォトレジスト層は、基板の上表面に被着
され、次いで当該層は、高ドープｎ１ＳＮ域が形成され
るところで窓開けされる。
実施例では、これらの領域はダブルドナー注入によって
有利に形成される。最初に、約１００　ＫｅＶの加速電
圧で約６．５Ｘ１０′５不純物Ｃ１１−”のドーズ量で
砒素が注入され、次に約７０ＫｅＶの加速電圧で約１　
ｘ　ｌ　Ｑ　１４不純物ｃｍ　−”のドーズ量でリンが
注入される。その後に約１５分間９００℃でアニルする
と有利である。
次いで、このフォトレジストマスクは除去され、前記Ｐ
ＭＯＳ）ランマスタのソースとドレインとして働く所望
の高ドープｐ形領域およびｎ−ｐ−ｎトランジスタのベ
ース接続領域を形成するほう素イオンの注入位置を定め
るために開口された新しいフォトレジストマスクによっ
て取り替えられる。例えば、はう素は、７０ＫｅＶの加
速電圧で３ｘ　ｌ　Ｑ　Ｉ５５不純物ｍ　−２のドーズ
量でＢＦ、によって導入される。
以上の結果による基板は、本質的には第１図と同じであ
るが、第２Ｇ図に示される。基板１２は、前記ＮＭＯ３
）ランマスタ１００の高ドープｎ形ソース１１０とドレ
イン１１２、前記ＰＭＯＳトランジスタ２００の高ドー
プｐ形ソース２１１とトレイン２１３、高ドープｎ形エ
ミッタ３１０、コレクタ接続３１２および前記ｎ−ｐ−
ｎバイポーラの高ドープｐ形ベース接続３１１を含む。
見てわかるように、フィールド酸化物領域３２０と３２
２は表面リーク電流を減らすためにコレクタとベース接
続領域３１２．３１１とエミッタ３１０とを互いに分離
している。
各種トランジスタ素子の相互接続およびそれらと外部と
の接続のそれらトランジスタ素子に対する金属接続をす
る必要が残っている。さまざまな技術が、この目的のた
めに利用できる。そして、本発明は、いかなる特別な技
術をも必要とするものではない。
実施例では、以下のような技術が用いられている。基本
的には、この技術は、次のようなものを含む。すなわち
リンシリケートガラスの第１のコーティングを被着させ
ること、スピンオンガラス（ｓｏｇ）の第２のコーティ
ングにより第１のコーティングを一定にすること、第１
の平坦な金属例えばアルミニウム、シリコン、銅の合金
のために２つのコーティングに接続口を形成すること、
前記ＭＯＳトランジスタの種々のソース、ドレイン、ゲ
ート電極接続および前記ｎ−ｐ−ｎ）ランマスタのエミ
ッタ、ベースおよびコレクタ接続を形成するため第１の
平坦な金属を被着しパターニングすること、第１の金属
層を、プラズマ被着酸化物層を被着させることによって
次に被着された第２の金属層から分離するために誘電体
層およびｓｏｇを形し、エッチバソクレへリングステッ
プがその後に続くこと、所望の厚さへのプラズマ酸化物
の再被着が続いた後、第２の平坦な金属によって接続さ
れるために種々の第１の平坦な金属領域へのアクセス口
を誘電体層の中に形成すること、例えば第１の平坦な金
属と同しような合金である第２の平坦金属を被着するこ
と、必要な場合はこの第２の平坦な金属をパターニング
すること、基板上にパッシベーション層を被着させるこ
と、およびウェハを切断した個々のチップを操作システ
ムに接続するバッドを露出するためにパッシベーション
層をパターニングすることを含む。
開示された実施例は本件発明の一般的な原理の単なる例
示であり、特許請求の範囲の範囲内において種々の変形
が明白であることは理解されるべきである。特に、特定
のステップのさまざまなパラメータ、例えばステップの
順番というものは特定の構成を達成するために必要に応
じて変えることができる。さらに、ｎ形基板で始めるこ
とおよび処理の中でそれに応じた適当な変更をすること
によって垂直ｐ−ｎ−ｐバイポーラトランジスタを代用
することが可能である。さらに、すでに指摘されている
ごとく、低ドープドレイン拡大がない低電圧ＣＭＯ３Ｉ
ＭＯＳトランジスタめにプロセスを適合させることは容
易である。
【図面の簡単な説明】
第１図はＬＤＤタイプのＰＭＯＳトランジスタ、ＬＤＤ
タイプのＮＭＯ３）ランマスタおよび垂直ｎ−ｐ−ｎバ
イポーラ（すなわち接合）トランジスタを含む半導体チ
ップの断面図、 第２Ａ、２Ｂ、２Ｃ１２Ｄ、２Ｅ、２Ｆおよび２Ｇ図は
本件発明の実施例により第１図に示されるチップを形成
するための処理における選択された段階での半導体基板
を示す図である。 主要往号坐延盟 １２−共通基板 １００、−Ｎ　Ｍ　ＯＳ　ｌ−ランマスタ１１０．１１
２−比較的高ドープのｎ形表面領域１１４．２１４．３
１４−比較的低ドープのｎ形ウェル １１８．２１８−ポリシリコンゲート電極２０　Ｑ−−
Ｐ　Ｍ　ＯＳ　）ランマスタ２０８．３０８−比較的低
ドープのｐ形ウェル２１１−−一比較的高ドーブのｐ桟
表面領域２１３・−比較的高ドープのｐ形領域

Claims (1)

  1. 【特許請求の範囲】 １、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタおよ
    び垂直ｎ−ｐ−ｎバイポーラトランジスタ（３００）を
    共通基板（１２）に形成する方法において、前記ＰＭＯ
    Ｓトランジスタが、低ドープドレインタイプのＰＭＯＳ
    トランジスタであり、前記ＮＭＯＳトランジスタが、低
    ドープドレインタイプのＮＭＯＳトランジスタであり、
    当該方法が少なくとも３つの比較的低ドープのｎ形ウェ
    ル（１１４、２１４、３１４）の第１の組をｐ形半導体
    基板に同時に形成するステップ、ｎ形ウェルの前記第１
    の組の第１（２１４）および第２ （３１４）のウェルに、第１（２０８）および第２（３
    ０８）の比較的低ドープのｐ形ウェルを前記ＰＭＯＳト
    ランジスタ（２００）の低ドープドレインの拡大および
    前記ｎ−ｐ−ｎトランジスタ（３００）のベースとして
    それぞれ働かせるために同時に形成するステップ、ｎ形
    ウェルの前記第１の組の第３のウェル（１１４）に前記
    ＮＭＯＳトランジスタ（１００）のドレインとして働か
    せるための比較的高ドープのｎ形表面領域（１１２）、
    前記ｐ形基板（１２）に前記ＮＭＯＳトランジスタ（１
    ００）のソースとして働かせるための比較的高ドープの
    ｎ形表面領域（１１０）、前記第２のｐ形ウェル（３０
    ８）に前記ｎ−ｐ−ｎ形バイポーラトランジスタ（３０
    ０）のエミッタとして働かせるための比較的高ドープの
    ｎ形表面領域（３１０）、および前記第２のｎ形ウェル
    （３１４）に前記ｎ−ｐ−ｎバイポーラトランジスタ（
    ３００）のコレクタ接続領域として働かせるための比較
    的高ドープのｎ形表面領域（３１２）とを同時に形成す
    るステップ、前記第１のｐ形ウェル （２０８）に前記ＰＭＯＳトランジスタ（２００）のド
    レインとして働かせるための比較的高ドープのｐ形領域
    （２１３）、前記第１のｎ形ウェル（２１４）に前記Ｐ
    ＭＯＳトランジスタ（２００）のソースとして働かせる
    ための比較的高ドープのｐ形表面領域（２１１）、およ
    び前記第２のｐ形ウェル（３０８）に前記ｎ−ｐ−ｎバ
    イポーラトランジスタのベース接続領域として働かせる
    ための比較的高ドープのｐ形表面領域（３１１）とを同
    時に形成するステップ、および前記ＰＭＯＳおよびＮＭ
    ＯＳトランジスタ（１００、２００）にポリシリコンゲ
    ート電極（１１８、２１８）を与えるステップとを含む
    ことを特徴とする形成方法。 ２、請求項１記載の方法において、前記半導体基板（１
    ２）が単結晶シリコンであることを特徴とする方法。 ３、請求項１または２記載の方法において、前記基板（
    １２）にフィールド酸化物領域 （５０、１２０、２２０、３２０、３２２）を形成する
    ことを含み、その間前記第１および第２の低ドープのｐ
    形ウェル（２０８、 ３０８）を形成するためにアクセプタ注入イオンをドラ
    イブインすることを特徴とする方法。 ４、請求項３記載の方法において、前記基板（１２）に
    前記比較的低ドープのｎ形ウェル（１１４、２１４、３
    １４）の第１の組の形成が、前記３つのウェル（１１４
    、２１４、３１４）を規定するために開口マスク（２０
    ）を通じた共通のドナーイオン注入ステップを用いるこ
    とを特徴とする方法。 ５、請求項４記載の方法において、前記第１の組の第１
    （２１４）および第２（３１４）のウェルに前記第１お
    よび第２の比較的低ドープのｐ形ウェル（２０８、３０
    ８）の形成が、前記第１および第２のｐ形ウェル（２０
    ８、３０８）を規定するために開口マスクを通じた共通
    のアクセプタイオン注入ステップを用いることを特徴と
    する方法。 ６、請求項５記載の方法において、前記ｎ形ウェル（１
    １４、２１４、３１４）の第１の組を形成するための前
    記共通のドナーイオン注入がリン注入であり、前記第１
    および第２のｐ形ウェル（２０８、３０８）を形成する
    ための前記共通のアクセプタイオン注入がほ う素注入であることを特徴とする方法。 ７、請求項５記載の方法において、前記比較的高ドープ
    のｎ形表面領域（１１０、１１２、３１０、３１２）の
    形成が、前記ＮＭＯＳトランジスタのソース（１１０）
    およびドレイン（１１２）、前記ｎ−ｐ−ｎトランジス
    タ（３００）のエミッタ（３１０）および前記ｎ−ｐ−
    ｎトランジスタ（３００）のコレクタ接続領域（３１２
    ）を規定するための開口マスクを通じたドナーイオン注
    入ステップの共通の組を用いることを特徴とする方法。 ８、請求項７記載の方法において、前記比較的高ドープ
    のｐ形領域（２１１、２１３、 ３１１）の形成が、前記ＰＭＯＳトランジスタ（２００
    ）のソース（２１１）およびドレイン（２１３）および
    前記ｎ−ｐ−ｎトランジスタ（３００）のベース接続領
    域（３１１）を規定するために開口マスクを通じた共通
    のアクセプタイオン注入を用いることを特徴とする方法
    。 ９、請求項７記載の方法において、ドナーイオン注入ス
    テップの共通の組が共通の砒素およびリン注入ステップ
    を含むことを特徴とする方法。 １０、請求項９記載の方法において、前記比較的高ドー
    プのｐ形領域（２１１、２１３、 ３１１）の形成が、前記ＰＭＯＳトランジスタ（２００
    ）のソース（２１１）およびドレイン（２１３）および
    前記ｎ−ｐ−ｎトランジスタ（３００）のベース接続領
    域（３１１）を規定するために開口マスクを通じた共通
    のほう素イオン注入ステップを用いることを特徴とする
    方法。
JP2064445A 1989-03-17 1990-03-16 単一集積回路チップにおける垂直バイポーラトランジスタと高圧ｃｍｏｓの形成方法 Pending JPH03201474A (ja)

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