JPH0320905B2 - - Google Patents
Info
- Publication number
- JPH0320905B2 JPH0320905B2 JP55187295A JP18729580A JPH0320905B2 JP H0320905 B2 JPH0320905 B2 JP H0320905B2 JP 55187295 A JP55187295 A JP 55187295A JP 18729580 A JP18729580 A JP 18729580A JP H0320905 B2 JPH0320905 B2 JP H0320905B2
- Authority
- JP
- Japan
- Prior art keywords
- charge storage
- electrode
- capacitive element
- transistor
- storage electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の容量素子に係り、特に１
トランジスタ型ランタム・アクセス・メモリ
（RAM）の容量部領域に関する。
トランジスタ型ランタム・アクセス・メモリ
（RAM）の容量部領域に関する。
従来、1Tr型RAMにおいて容量部は、データ
線部となるソース拡散領域及びトランスフアーゲ
ート部と共に厚い酸化膜からなるいわゆるフイー
ルド酸化膜間の基板表面近傍に形成されていた。
しかし乍ら、半導体集積回路の高集積化が進行す
るにつれ、かかる容量部の占める領域を縮小させ
る必要が生じている。そのため基板表面に形成さ
れる絶縁膜を、誘電率の大きなものとして蓄積電
荷量を増大させる、若しくは容量部を前記フイー
ルド酸化膜上に形成する等の方法が提案されてい
る。取分け該フイールド酸化膜上の導電層により
容量素子を形成するという方法は、小さなセル面
積で、大きな蓄積容量を有する容量素子を得るこ
とが可能で、集積回路の高集積化に有効である。
線部となるソース拡散領域及びトランスフアーゲ
ート部と共に厚い酸化膜からなるいわゆるフイー
ルド酸化膜間の基板表面近傍に形成されていた。
しかし乍ら、半導体集積回路の高集積化が進行す
るにつれ、かかる容量部の占める領域を縮小させ
る必要が生じている。そのため基板表面に形成さ
れる絶縁膜を、誘電率の大きなものとして蓄積電
荷量を増大させる、若しくは容量部を前記フイー
ルド酸化膜上に形成する等の方法が提案されてい
る。取分け該フイールド酸化膜上の導電層により
容量素子を形成するという方法は、小さなセル面
積で、大きな蓄積容量を有する容量素子を得るこ
とが可能で、集積回路の高集積化に有効である。
かかる従来のフイールド酸化膜上の容量素子を
第１図に示す。第１図において、１はｐ型シリコ
ン基板、２及び３はn+拡散領域、４はフイール
ド酸化膜、５及び７はフイールド酸化膜上に形成
された導電層、６及び９はSiO2等の絶縁膜、８
は多晶質シリコン等からなるゲート電極、１０は
Al等の金属からなるビツト線である。
第１図に示す。第１図において、１はｐ型シリコ
ン基板、２及び３はn+拡散領域、４はフイール
ド酸化膜、５及び７はフイールド酸化膜上に形成
された導電層、６及び９はSiO2等の絶縁膜、８
は多晶質シリコン等からなるゲート電極、１０は
Al等の金属からなるビツト線である。
第１図に示される1Tr型RAMでは、フイール
ド酸化膜上の導電層５が容量素子の電荷蓄積電極
を、SiO等の絶縁物層６がキヤパシタ絶縁膜を、
この上の導電層７が共通対向電極を構成し、その
容量素子によつて電荷の蓄積を可能としている。
又、かかる容量部での電荷の有無により記憶状態
の１又は０を読み取つている。
ド酸化膜上の導電層５が容量素子の電荷蓄積電極
を、SiO等の絶縁物層６がキヤパシタ絶縁膜を、
この上の導電層７が共通対向電極を構成し、その
容量素子によつて電荷の蓄積を可能としている。
又、かかる容量部での電荷の有無により記憶状態
の１又は０を読み取つている。
また、上記容量素子の単位面積あたりの蓄積電
荷量をより大きくするために、第２図に示したよ
うに、共通対向電極の下だけに設けられていた電
荷蓄積電極を共通対向電極の上にも形成すること
が検討されている。
荷量をより大きくするために、第２図に示したよ
うに、共通対向電極の下だけに設けられていた電
荷蓄積電極を共通対向電極の上にも形成すること
が検討されている。
第２図において、１１は共通対向電極７の上に
形成された絶縁物層であり、１２はその上に形成
された電荷蓄積電極をなす導電層である。その他
の部分は、第１図の構造と同一である。
形成された絶縁物層であり、１２はその上に形成
された電荷蓄積電極をなす導電層である。その他
の部分は、第１図の構造と同一である。
こうすることにより、容量素子の実質的な電極
面積が約２倍となるので、占有面積あたりの電荷
蓄積量も約２倍となり、これに伴い半導体記憶装
置をより微細化することができるという利点があ
る。しかしながら、この構造では、電荷蓄積電極
が容量素子の外側にきて、電気的に遮蔽されなく
なるので、隣接する記憶素子の信号線等からのノ
イズの影響をうけやすくなる上、その電荷蓄積に
寄与する対向電極と対向する部分の面積に対して
電荷蓄積電極からの電荷のリークに関係する上記
以外の表面の面積のしめる割合が相対的に大きく
なるので、電荷のリークがおこりやすくなるとい
う欠点がある。
面積が約２倍となるので、占有面積あたりの電荷
蓄積量も約２倍となり、これに伴い半導体記憶装
置をより微細化することができるという利点があ
る。しかしながら、この構造では、電荷蓄積電極
が容量素子の外側にきて、電気的に遮蔽されなく
なるので、隣接する記憶素子の信号線等からのノ
イズの影響をうけやすくなる上、その電荷蓄積に
寄与する対向電極と対向する部分の面積に対して
電荷蓄積電極からの電荷のリークに関係する上記
以外の表面の面積のしめる割合が相対的に大きく
なるので、電荷のリークがおこりやすくなるとい
う欠点がある。
本発明は、単位占有面積あたりの電荷蓄積量が
大きく、電荷保持特性に優れ、しかも、ノイズの
影響を受けにい、改良された積層容量素子の提供
をその目的とする。
大きく、電荷保持特性に優れ、しかも、ノイズの
影響を受けにい、改良された積層容量素子の提供
をその目的とする。
その目的は、半導体基板上のトランジスタに電
気的に接続され半導体記憶装置を構成する積層容
量素子であつて、前記トランジスタを構成する不
純物拡散領域にその一部が接続されて少なくとも
該トランジスタを画定する酸化膜の上方に張り出
すように廷在する第１の導電層からなる電荷蓄積
電極と、該電荷蓄積電極表面を覆う絶縁物層と、
該絶縁物層を介して前記電荷蓄積電極の少なくと
も下面と一側面と上面とを外側から覆うように廷
在する第２の導電層からなる共通対向電極とを有
することを特徴とする積層容量素子、によつて達
成される。
気的に接続され半導体記憶装置を構成する積層容
量素子であつて、前記トランジスタを構成する不
純物拡散領域にその一部が接続されて少なくとも
該トランジスタを画定する酸化膜の上方に張り出
すように廷在する第１の導電層からなる電荷蓄積
電極と、該電荷蓄積電極表面を覆う絶縁物層と、
該絶縁物層を介して前記電荷蓄積電極の少なくと
も下面と一側面と上面とを外側から覆うように廷
在する第２の導電層からなる共通対向電極とを有
することを特徴とする積層容量素子、によつて達
成される。
本発明では、電荷蓄積電極の下面と側面と上面
とを覆うように共通対向電極を形成して実質的な
電極面積が増大するようにしているので、単位占
有面積あたりの電荷蓄積量を大きくすることがで
きる。また、電荷蓄積電極が、通常接地されその
電位が安定な共通対向電極で囲まれており、この
共通対向電極が電気的な遮蔽板として働くので、
ノイズの影響を受けにくくなる。さらに、電荷蓄
積電極が共通対向電極で覆われて、電荷のリーク
に関係する前記対向電極と対向しない部分の面積
が小さくなるので、電荷のリークが少なくなり、
電荷保持特性が向上する。
とを覆うように共通対向電極を形成して実質的な
電極面積が増大するようにしているので、単位占
有面積あたりの電荷蓄積量を大きくすることがで
きる。また、電荷蓄積電極が、通常接地されその
電位が安定な共通対向電極で囲まれており、この
共通対向電極が電気的な遮蔽板として働くので、
ノイズの影響を受けにくくなる。さらに、電荷蓄
積電極が共通対向電極で覆われて、電荷のリーク
に関係する前記対向電極と対向しない部分の面積
が小さくなるので、電荷のリークが少なくなり、
電荷保持特性が向上する。
以下第３図乃至第５図に本発明による1Tr型
RAMの一実施例断面図を示す。各図中、第１図
と同番号により示される部分は第１図と同一の部
分を示している。
RAMの一実施例断面図を示す。各図中、第１図
と同番号により示される部分は第１図と同一の部
分を示している。
第３図に示す実施例はフイールド酸化膜４上に
３層の例えばＰをドープしたPoly−Si層５，７，
１２をそれぞれ絶縁膜６，１１を介して形成した
ものである。導電層５及び１２は、それぞれ接続
され、容量素子の共通接地電極となり、又導電層
７はn+型拡散領域２と接続して電荷蓄積電極と
なつている。図面より明確であるように、本発明
においては、該接地電極５及び１２と電荷蓄積電
極との対向面積が従来のものと比較して２倍以上
とすることが可能であり、その蓄積電荷量を増大
させている。
３層の例えばＰをドープしたPoly−Si層５，７，
１２をそれぞれ絶縁膜６，１１を介して形成した
ものである。導電層５及び１２は、それぞれ接続
され、容量素子の共通接地電極となり、又導電層
７はn+型拡散領域２と接続して電荷蓄積電極と
なつている。図面より明確であるように、本発明
においては、該接地電極５及び１２と電荷蓄積電
極との対向面積が従来のものと比較して２倍以上
とすることが可能であり、その蓄積電荷量を増大
させている。
また、図にみられるごとく電荷蓄積電極の大部
分が電気的遮蔽板として働く接地電極で囲まれて
いるので、ノイズに対して強くなる。
分が電気的遮蔽板として働く接地電極で囲まれて
いるので、ノイズに対して強くなる。
また、対向電極である接地電極に対向していな
い部分、即ち、接地電極に囲まれていない部分の
面積は、第２図の従来の積層容量素子に比べて著
しく小さくなるので、電荷のリークも従来のもの
より著しく小さくなる。
い部分、即ち、接地電極に囲まれていない部分の
面積は、第２図の従来の積層容量素子に比べて著
しく小さくなるので、電荷のリークも従来のもの
より著しく小さくなる。
前記第１図での説明において各積層電極間に形
成される絶縁膜としてSiO2膜を挙げたが、本発
明の適用はこれに限るものではない。例えば第２
図の各導電層間の絶縁膜６及び１１として誘電率
の高いSi3N4、又はTa2O5等の膜を通常のCVD法
若しくは酸素雰囲気中におけるスパツタリング等
で形成することが望ましい。かかる絶縁膜を使用
することにより、容量素子の蓄積電荷量を一層増
加させることが可能である。
成される絶縁膜としてSiO2膜を挙げたが、本発
明の適用はこれに限るものではない。例えば第２
図の各導電層間の絶縁膜６及び１１として誘電率
の高いSi3N4、又はTa2O5等の膜を通常のCVD法
若しくは酸素雰囲気中におけるスパツタリング等
で形成することが望ましい。かかる絶縁膜を使用
することにより、容量素子の蓄積電荷量を一層増
加させることが可能である。
第４図に、前記積層の導電層７及び１２をトラ
ンスフアーゲート８上にまで引き延ばした実施例
を示す。かかる構造を形成することにより、前記
接地電極５及び１２と電荷蓄積電極７との対向面
積を更に拡大することが可能である。
ンスフアーゲート８上にまで引き延ばした実施例
を示す。かかる構造を形成することにより、前記
接地電極５及び１２と電荷蓄積電極７との対向面
積を更に拡大することが可能である。
この構成によれば、同じ占有面積の容量素子に
おいて、先の第３図に示した実施例の構成に比べ
て1.5倍以上、即ち、第１図の従構成に比べて３
倍以上の電荷蓄積容量がえられる。なお、ゲート
電極をすべてを覆うようにすればより電荷蓄積容
量を大きくできることは、いうまでもない。本実
施例においてもノイズの影響を受けにくく、か
つ、電荷のリークが少なくなる点については、先
の実施例と変わることはない。
おいて、先の第３図に示した実施例の構成に比べ
て1.5倍以上、即ち、第１図の従構成に比べて３
倍以上の電荷蓄積容量がえられる。なお、ゲート
電極をすべてを覆うようにすればより電荷蓄積容
量を大きくできることは、いうまでもない。本実
施例においてもノイズの影響を受けにくく、か
つ、電荷のリークが少なくなる点については、先
の実施例と変わることはない。
第５図は、絶縁物層を介して積層された前記電
荷蓄積電極と対向電極のそれぞれの表面に凹凸を
つけ、その対向面積を増大させるべく、あらかじ
めその表面に凹凸を形成したフイールド酸化膜の
上に積層電極構造を形成した実施例を示す図であ
る。フイールド酸化膜４の表面に凹凸を形成する
方法としては基板表面を選択酸化しフイールド酸
化膜を作成した後直ちに、ゲート部領域にSi3N4
等のマスクを被着せしめたままエツチング処理を
施す方法がある。
荷蓄積電極と対向電極のそれぞれの表面に凹凸を
つけ、その対向面積を増大させるべく、あらかじ
めその表面に凹凸を形成したフイールド酸化膜の
上に積層電極構造を形成した実施例を示す図であ
る。フイールド酸化膜４の表面に凹凸を形成する
方法としては基板表面を選択酸化しフイールド酸
化膜を作成した後直ちに、ゲート部領域にSi3N4
等のマスクを被着せしめたままエツチング処理を
施す方法がある。
このようにして凹凸を形成したフイールド酸化
膜の上に導電層や絶縁層を被着形成すると、その
表面も下地の凹凸を反映して自動的に凹凸が形成
される。そして、実質的に電荷蓄積電極と対向電
極との対向面積が大きくなり、これとともに占有
面積あたりの電荷蓄積容量の増大がはかれる。凹
凸の程度によつても異なるが、電極面が平坦な前
記第３図の構成に比べて、その電荷蓄積量を２倍
程度に大きくすることは容易である。また、かか
るフイールド酸化膜上の凹凸は各層を積み重ねる
につれ緩和されていくためAl等の金属からなる
ビツト線１０を形成する際には、十分に平坦化さ
れるため断線等の心配はない。
膜の上に導電層や絶縁層を被着形成すると、その
表面も下地の凹凸を反映して自動的に凹凸が形成
される。そして、実質的に電荷蓄積電極と対向電
極との対向面積が大きくなり、これとともに占有
面積あたりの電荷蓄積容量の増大がはかれる。凹
凸の程度によつても異なるが、電極面が平坦な前
記第３図の構成に比べて、その電荷蓄積量を２倍
程度に大きくすることは容易である。また、かか
るフイールド酸化膜上の凹凸は各層を積み重ねる
につれ緩和されていくためAl等の金属からなる
ビツト線１０を形成する際には、十分に平坦化さ
れるため断線等の心配はない。
なお、この構成を、第４図に示した構造の容量
素子に適用すれば、占有面積あたりの電荷蓄積容
量のより一層の増大がはかれることは言うまでも
ない。
素子に適用すれば、占有面積あたりの電荷蓄積容
量のより一層の増大がはかれることは言うまでも
ない。
以上各実施例からより明確となつたように、本
発明では、半導体記憶装置を構成する容量素子の
単位占有面積あたりの電荷蓄積量を大きく、ま
た、ノイズの影響を受けにくく、さらに、電荷の
リークを少なくすることができるので、半導体記
憶装置の読み出し信号を十分大きくすることがで
き、かつ、信号対雑音比（SN比）が向上するの
で、誤読等のエラーを防止出来る。又、従来と同
程度の読み出し信号を得るための容量素子の占有
面積を大巾に減少させることが可能である。
発明では、半導体記憶装置を構成する容量素子の
単位占有面積あたりの電荷蓄積量を大きく、ま
た、ノイズの影響を受けにくく、さらに、電荷の
リークを少なくすることができるので、半導体記
憶装置の読み出し信号を十分大きくすることがで
き、かつ、信号対雑音比（SN比）が向上するの
で、誤読等のエラーを防止出来る。又、従来と同
程度の読み出し信号を得るための容量素子の占有
面積を大巾に減少させることが可能である。
第１図及び第２図は従来の積層容量部を有する
1Tr.RAMを、第３図乃至第５図は本発明による
積層容量部を有する1Tr.RAMをそれぞれ示して
いる。 図中１はｐ型シリコン基板、２，３はn+型拡
散領域、４はフイールド酸化膜、５，７，１２は
フイールド酸化膜上まで引き延ばされた導電層、
６，１１，９はSiO2等の絶縁層、８はゲート電
極、１０はAl等からなるビツト線である。
1Tr.RAMを、第３図乃至第５図は本発明による
積層容量部を有する1Tr.RAMをそれぞれ示して
いる。 図中１はｐ型シリコン基板、２，３はn+型拡
散領域、４はフイールド酸化膜、５，７，１２は
フイールド酸化膜上まで引き延ばされた導電層、
６，１１，９はSiO2等の絶縁層、８はゲート電
極、１０はAl等からなるビツト線である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上のトランジスタに電気的に接続
され半導体記憶装置を構成する積層容量素子であ
つて、前記トランジスタを構成する不純物拡散領
域にその一部が接続され少なくとも該トランジス
タを画定する酸化膜の上方に張り出すように廷在
する第１の導電層からなる電荷蓄積電極と、該電
荷蓄積電極表面を覆う絶縁物層と、該絶縁物層を
介して前記電荷蓄積電極の少なくとも下面と一側
面と上面とを外側から覆うように廷在する第２の
導電層からなる共通対向電極とを有することを特
徴とする積層容量素子。 ２ 前記電荷蓄積電極と該電荷蓄積電極の上面を
覆う共通対向電極とが前記トランジスタのゲート
電極上に張り出すように廷在することを特徴とす
る特許請求の範囲第１項記載の積層容量素子。 ３ 前記トランジスタを画定する酸化膜と前記共
通対向電極と前記絶縁物層と前記電荷蓄積電極の
各々の表面が凹凸状になつていることを特徴とす
る特許請求の範囲第１項記載の積層容量素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55187295A JPS57112066A (en) | 1980-12-29 | 1980-12-29 | Laminated capacitive element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55187295A JPS57112066A (en) | 1980-12-29 | 1980-12-29 | Laminated capacitive element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57112066A JPS57112066A (en) | 1982-07-12 |
| JPH0320905B2 true JPH0320905B2 (ja) | 1991-03-20 |
Family
ID=16203491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55187295A Granted JPS57112066A (en) | 1980-12-29 | 1980-12-29 | Laminated capacitive element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57112066A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956754A (ja) * | 1982-09-24 | 1984-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5961956A (ja) * | 1982-09-30 | 1984-04-09 | Fujitsu Ltd | ダイナミツク・メモリ |
| JPS59188963A (ja) * | 1983-04-12 | 1984-10-26 | Nec Corp | 半導体装置 |
| JPS59231851A (ja) * | 1983-06-14 | 1984-12-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリセル |
| JPS6014462A (ja) * | 1983-07-05 | 1985-01-25 | Oki Electric Ind Co Ltd | 半導体メモリ素子 |
| JPH0682681B2 (ja) * | 1984-11-28 | 1994-10-19 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| JPH0682783B2 (ja) * | 1985-03-29 | 1994-10-19 | 三菱電機株式会社 | 容量およびその製造方法 |
| US4685197A (en) * | 1986-01-07 | 1987-08-11 | Texas Instruments Incorporated | Fabricating a stacked capacitor |
| JPS63133565A (ja) * | 1986-11-25 | 1988-06-06 | Matsushita Electronics Corp | 半導体記憶装置 |
| JP2685833B2 (ja) * | 1988-09-30 | 1997-12-03 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| JPH0810750B2 (ja) * | 1988-11-16 | 1996-01-31 | 三菱電機株式会社 | 半導体装置 |
| US5057446A (en) * | 1990-08-06 | 1991-10-15 | Texas Instruments Incorporated | Method of making an EEPROM with improved capacitive coupling between control gate and floating gate |
| JP2797746B2 (ja) * | 1991-04-05 | 1998-09-17 | 日本電気株式会社 | 集積回路用容量素子の製作方法 |
| WO1997019468A1 (en) | 1995-11-20 | 1997-05-29 | Hitachi, Ltd. | Semiconductor storage device and process for manufacturing the same |
| US6403455B1 (en) | 2000-08-31 | 2002-06-11 | Samsung Austin Semiconductor, L.P. | Methods of fabricating a memory device |
| US6689668B1 (en) | 2000-08-31 | 2004-02-10 | Samsung Austin Semiconductor, L.P. | Methods to improve density and uniformity of hemispherical grain silicon layers |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123687A (en) * | 1977-04-04 | 1978-10-28 | Nec Corp | Binary memory element |
| JPS55154762A (en) * | 1979-05-22 | 1980-12-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory |
-
1980
- 1980-12-29 JP JP55187295A patent/JPS57112066A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57112066A (en) | 1982-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR910002816B1 (ko) | 반도체 메모리 | |
| JPH0320905B2 (ja) | ||
| US5047817A (en) | Stacked capacitor for semiconductor memory device | |
| JP3207110B2 (ja) | コンデンサとその形成方法 | |
| JPH0260163A (ja) | 半導体メモリの製造方法 | |
| US4641166A (en) | Semiconductor memory device having stacked capacitor-type memory cells | |
| JPH0666436B2 (ja) | 半導体集積回路装置 | |
| JPH0616549B2 (ja) | 半導体集積回路装置 | |
| JPH01222469A (ja) | 半導体記憶装置とその製造方法 | |
| JPS6014462A (ja) | 半導体メモリ素子 | |
| JPS6187358A (ja) | 半導体記憶装置およびその製造方法 | |
| JPS6074470A (ja) | 半導体装置 | |
| JP3193973B2 (ja) | 容量素子およびその製造方法 | |
| US4513304A (en) | Semiconductor memory device and process for producing the same | |
| JPS6155258B2 (ja) | ||
| JPH06151751A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0576785B2 (ja) | ||
| JPH0294561A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0279462A (ja) | 半導体記憶装置 | |
| JPS62131582A (ja) | 丸いエツジを有する分離した中間層キヤパシタ | |
| JP3149930B2 (ja) | 半導体装置およびその製造方法 | |
| US6229172B1 (en) | Semiconductor device and manufacturing method thereof | |
| JPH0328828B2 (ja) | ||
| JP2702702B2 (ja) | 半導体記憶装置 | |
| JPS596068B2 (ja) | 半導体メモリ装置 |