JPH03219958A - ビデオデータ制御回路 - Google Patents
ビデオデータ制御回路Info
- Publication number
- JPH03219958A JPH03219958A JP2017106A JP1710690A JPH03219958A JP H03219958 A JPH03219958 A JP H03219958A JP 2017106 A JP2017106 A JP 2017106A JP 1710690 A JP1710690 A JP 1710690A JP H03219958 A JPH03219958 A JP H03219958A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- data
- video data
- latches
- printing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Editing Of Facsimile Originals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ビデオデータ制御回路に関し、特に電子写真
式プリンタにおけるとデオデータ送出方法によりボール
ド書体印字の実現に関する。
式プリンタにおけるとデオデータ送出方法によりボール
ド書体印字の実現に関する。
従来の電子写真式プリンタのビデオデータ制御回路では
、１ライン分のビデオ・データをラッチするラッチを１
つしか持っていなかったので、ボールド書体印字をＣＰ
Ｕのファームウェアの編集処理で実現していた。
、１ライン分のビデオ・データをラッチするラッチを１
つしか持っていなかったので、ボールド書体印字をＣＰ
Ｕのファームウェアの編集処理で実現していた。
上述した従来の電子写真式プリンタのビデオデータ制御
回路では、ボールド書体印字の実現をＣＰＵのファーム
・ウェアの編集処理で行なっているので、ファーム・ウ
ェアに負担がかかり、さらに編集時間がかかるという欠
点がある。
回路では、ボールド書体印字の実現をＣＰＵのファーム
・ウェアの編集処理で行なっているので、ファーム・ウ
ェアに負担がかかり、さらに編集時間がかかるという欠
点がある。
本発明のビデオデータ制御回路は、フレームバッファと
、このフレームバッファに接続されたパラレル／シルア
ル変換部と、このパラレルシリアル変換部からの信号を
第１のラッチ・クロックによりラッチするビデオ・デー
タ１ライン分の第す １のラッチと、前記パラレル／シリアル変換部からの信
号を前記第１のラッチクロックより一定時間遅れた第２
のラッチ・クロックによりラッチするビデオ・データ１
ライン分の第２のラッチと、前記第１および第２のラッ
チからの信号を入力するＯＲゲートとを有する。
、このフレームバッファに接続されたパラレル／シルア
ル変換部と、このパラレルシリアル変換部からの信号を
第１のラッチ・クロックによりラッチするビデオ・デー
タ１ライン分の第す １のラッチと、前記パラレル／シリアル変換部からの信
号を前記第１のラッチクロックより一定時間遅れた第２
のラッチ・クロックによりラッチするビデオ・データ１
ライン分の第２のラッチと、前記第１および第２のラッ
チからの信号を入力するＯＲゲートとを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図、第２図は本実
施例でのボールド書体印字の印字結果の一例を示す図で
ある。
施例でのボールド書体印字の印字結果の一例を示す図で
ある。
１は、ＣＰＵ、２はフレーム・バッファ（以下ＦＢと略
す）、３はパラレル／シリアル変換部。
す）、３はパラレル／シリアル変換部。
４・５はビデオ・データ１ライン分をラッチするラッチ
、６はＡＮＤゲート、７はＯＲゲート、ａ・ｂはビデオ
・データをラッチするためのラッチ・クロック（ただし
、ａとｂはある一定の位相のズレを持っているものとす
る。）、Ｃはラッチ５を０Ｎ１０ＦＦする信号、ｄは印
字されるビデオ・データである。
、６はＡＮＤゲート、７はＯＲゲート、ａ・ｂはビデオ
・データをラッチするためのラッチ・クロック（ただし
、ａとｂはある一定の位相のズレを持っているものとす
る。）、Ｃはラッチ５を０Ｎ１０ＦＦする信号、ｄは印
字されるビデオ・データである。
まず、ＣＰＵＩにより、ＦＢ２に印字データを展開しボ
ールド書体印字をする場合、信号ＣをＯＮ＜’１”）に
し、ＦＢ２から印字データを読み出し、パラレル／シリ
アル変換部３によりシリアル変換され、ラッチ・クロッ
クａによりラッチ４ヘラツチされ、それよりある一定の
時間遅れて同一データをラッチ・クロックｂによりラッ
チ４ヘラツチされる。ラッチ４・５に１ライン分のデー
タがたまったら、ＣＰＵＩによりラッチ４・５からデー
タが読み出され、ＯＲゲート７により、ラッチ４のデー
タとラッチ５のデータの論理和がとられ、ボールド書体
のビデオ・データｄが生成される。通常印字の場合は、
信号Ｃを０ＦＦ（“０°′〉にすることにより、ラッチ
５にはオール０がラッチされ、通常のビデオ・データｄ
が生成される。
ールド書体印字をする場合、信号ＣをＯＮ＜’１”）に
し、ＦＢ２から印字データを読み出し、パラレル／シリ
アル変換部３によりシリアル変換され、ラッチ・クロッ
クａによりラッチ４ヘラツチされ、それよりある一定の
時間遅れて同一データをラッチ・クロックｂによりラッ
チ４ヘラツチされる。ラッチ４・５に１ライン分のデー
タがたまったら、ＣＰＵＩによりラッチ４・５からデー
タが読み出され、ＯＲゲート７により、ラッチ４のデー
タとラッチ５のデータの論理和がとられ、ボールド書体
のビデオ・データｄが生成される。通常印字の場合は、
信号Ｃを０ＦＦ（“０°′〉にすることにより、ラッチ
５にはオール０がラッチされ、通常のビデオ・データｄ
が生成される。
以上説明したように本発明は、ファーム・ウェアに負担
をかけることなく、さらに高速にボールド書体の印字が
できる効果がある。
をかけることなく、さらに高速にボールド書体の印字が
できる効果がある。
第１図は本発明の一実施例のブロック図、第２図は本実
施例のボールド書体印字の印字結果を示す図である。 １・・・ＣＰＵ、２・・・フレーム・バッファ、３・・
・パラレル／シリアル変換部、４・５・・・ラッチ、６
・・・ＡＮＤゲート、７−ＯＲゲート、ａ−ｂラッチ・
クロック、ｄ・・・ビデオ・データ。 第 １ 図
施例のボールド書体印字の印字結果を示す図である。 １・・・ＣＰＵ、２・・・フレーム・バッファ、３・・
・パラレル／シリアル変換部、４・５・・・ラッチ、６
・・・ＡＮＤゲート、７−ＯＲゲート、ａ−ｂラッチ・
クロック、ｄ・・・ビデオ・データ。 第 １ 図
Claims (1)
- フレームバッファと、このフレームバッファに接続され
たパラレル／シルアル変換部と、このパラレル／シリア
ル変換部からの信号を第１のラッチ・クロックによりラ
ッチするビデオ・データ１ライン分の第１のラッチと、
前記パラレル／シルアル変換部からの信号を前記第１の
ラッチクロックより一定時間遅れた第２のラッチ・クロ
ックによりラッチするビデオ・データ１ライン分の第２
のラッチと、前記第１および第２のラッチからの信号を
入力するＯＲゲートとを含むことを特徴とするビデオデ
ータ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017106A JPH03219958A (ja) | 1990-01-25 | 1990-01-25 | ビデオデータ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017106A JPH03219958A (ja) | 1990-01-25 | 1990-01-25 | ビデオデータ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03219958A true JPH03219958A (ja) | 1991-09-27 |
Family
ID=11934781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017106A Pending JPH03219958A (ja) | 1990-01-25 | 1990-01-25 | ビデオデータ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03219958A (ja) |
-
1990
- 1990-01-25 JP JP2017106A patent/JPH03219958A/ja active Pending
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