JPH03220914A - 遅延回路 - Google Patents
遅延回路Info
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- JPH03220914A JPH03220914A JP2016778A JP1677890A JPH03220914A JP H03220914 A JPH03220914 A JP H03220914A JP 2016778 A JP2016778 A JP 2016778A JP 1677890 A JP1677890 A JP 1677890A JP H03220914 A JPH03220914 A JP H03220914A
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- 230000003111 delayed effect Effects 0.000 claims abstract description 31
- 238000010586 diagram Methods 0.000 description 13
- 230000000630 rising effect Effects 0.000 description 5
- 230000001934 delay Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
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- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ〉産業上の利用分野
本発明は、信号の立上がり及び立下がりの一方式いは双
方を遅らせる遅延回路に関する。
方を遅らせる遅延回路に関する。
（口〉従来の技術
相補型ＭＯＳインバータ構成の遅延回路は、ワンチップ
マイコンやメモリ等の半導体集積回路に於いて、各種信
号を遅延させるために広く用いられる。インバータ構成
の遅延回路は、一定の遅延期間を有しているインバータ
を必要に応じて複数段接続してなるもので、直列接続す
るインバータの数に依り遅延回路全体の遅延期間が可変
設定される。また、インバータと他の回路、例えばＮ。
マイコンやメモリ等の半導体集積回路に於いて、各種信
号を遅延させるために広く用いられる。インバータ構成
の遅延回路は、一定の遅延期間を有しているインバータ
を必要に応じて複数段接続してなるもので、直列接続す
るインバータの数に依り遅延回路全体の遅延期間が可変
設定される。また、インバータと他の回路、例えばＮ。
Ｒ回路等と組合せることに依り、信号の立上がり及び立
下がりの一方のみを遅らせるように構成することもでき
る。
下がりの一方のみを遅らせるように構成することもでき
る。
第５図は、信号の立下がりを遅らせる遅延回路の一例を
示す図で、第６図は、その入力信号及び出力信号の波形
図である。
示す図で、第６図は、その入力信号及び出力信号の波形
図である。
入力信号Ａは、ＮＯＲゲート（１〉の入力の一方に直接
入力されると共に、偶数段（図では２段）のインバータ
（２ａ）（２ｂ）を介してＮＯＲゲート（１）の入力の
他方に入力される。そして、ＮＯＲゲート（１）の出力
がインバータ（３〉を介して出力信号Ｂとして出力され
る。ＮＯＲゲート（１〉は、入力信号Ａの立上がりと同
時に出力がｒ Ｈ、高レベルから「ＬＪ低レベルに反転
し、逆に入力信号Ａの立下がりからインバータ（２ａ）
（２ｂ）に依る遅延期間１゜だけ遅れてｒ Ｌ 、から
’ＨＪに反転する。即ち、入力信号Ａの立下がりの際に
は、ＮＯＲゲート（１）の入力の一方がｒ Ｌ 、とな
っても他方がインバータ（２ａ）（２ｂ）に依る遅延期
間２．たけはｒＨ」のままとなり、ＮＯＲゲート（１〉
がすぐには反転せずに入力信号Ａの立下がりのタイミン
グから遅延期間ｅ、たけ遅れて反転するために、出力信
号Ｂｉｔ立下がりのタイミングのみが出力信号Ａに対し
て遅延される。ただし、出力信号Ｂの立上がりのタイミ
ングについても、ＮＯＲゲート（１）及びインバータ（
３〉に依る遅延は生じるが、ここでは無視している。
入力されると共に、偶数段（図では２段）のインバータ
（２ａ）（２ｂ）を介してＮＯＲゲート（１）の入力の
他方に入力される。そして、ＮＯＲゲート（１）の出力
がインバータ（３〉を介して出力信号Ｂとして出力され
る。ＮＯＲゲート（１〉は、入力信号Ａの立上がりと同
時に出力がｒ Ｈ、高レベルから「ＬＪ低レベルに反転
し、逆に入力信号Ａの立下がりからインバータ（２ａ）
（２ｂ）に依る遅延期間１゜だけ遅れてｒ Ｌ 、から
’ＨＪに反転する。即ち、入力信号Ａの立下がりの際に
は、ＮＯＲゲート（１）の入力の一方がｒ Ｌ 、とな
っても他方がインバータ（２ａ）（２ｂ）に依る遅延期
間２．たけはｒＨ」のままとなり、ＮＯＲゲート（１〉
がすぐには反転せずに入力信号Ａの立下がりのタイミン
グから遅延期間ｅ、たけ遅れて反転するために、出力信
号Ｂｉｔ立下がりのタイミングのみが出力信号Ａに対し
て遅延される。ただし、出力信号Ｂの立上がりのタイミ
ングについても、ＮＯＲゲート（１）及びインバータ（
３〉に依る遅延は生じるが、ここでは無視している。
第７図は、信号の立上がりタイミングを遅らせる遅延回
路の一例を示す図で、第８図は、その入力信号及び出力
信号の波形図である。
路の一例を示す図で、第８図は、その入力信号及び出力
信号の波形図である。
１つのＰチャンネル型ＭＯＳ Ｆ ＥＴ（４Ｐ）と３つ
のＮチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ （４Ｎ＋ ＞
＜４Ｎｔ＞＜４Ｎ１＞とが電源接地間に直列接続されて
第１の反転回路（４）が構成され、各ゲートに入力信号
Ａが共通に与えられる。また、３つのＰチャンネル型Ｍ
Ｏ３Ｆ Ｅ Ｔ （５Ｐ＋）（５Ｐ＊）（５Ｆｇ）と１
つのＮチャンネル型ＭＯＳ Ｆ ＥＴ（５Ｎ）とが電源
接地間に直列接続されて第２の反転回路（５〉が構成さ
れ、各ゲートが共通にＰチケンネル型ＭＯＳＦＥＴ（４
Ｐ）とＮチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ （４Ｎ＋
）との接続点に接続される。そして、Ｐチ勺ンネル型
Ｍ ＯＳ Ｆ Ｅ Ｔ （５Ｐｓ ）とＮｆ勺ンネル型
ＭＯＳ Ｆ Ｅ Ｔ（５Ｎ）との接続点から出力信号Ｂ
が得られる。このような遅延回路に於いては、入力信号
Ａの立上がりの際にＰチャンネル型ＭＯＳ Ｆ Ｅ Ｔ
（４Ｆ）とＮチャンネル型ＭＯＳＦＥＴ（４Ｎ、）との
接続点、即ちＭＯＳ Ｆ ＥＴ（ＳＰ＋）（５Ｐｆｆｉ
）（５ＰＪ ）及び（５’Ｎ＞ノゲートノ電位ｖ０の
低下に対して第２の反転回路（５〉の反転が遅れるため
に出力信号Ｂの立上がりが入力信号Ａの立上がりに対し
て期間１．たけ遅れる。一方、入力信号Ａの立下がりの
際には、電位Ｖ。が素早く立上がって第２の反転回路〈
５〉が反転するため、入力信号Ａの立下がりに対する出
力信号Ｂの立下がりの遅れは僅かとなる。即ち、第１の
反転回路〈４）のＮチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ
（４Ｎ、）（４Ｎ、）（４ＮＡ）及び第２の反転回路（
５〉のＰチャンネル型ＭＯＳＦＥＴ （５Ｐ、 ）（５
Ｐｌ ）（５Ｐｓ ）は、夫々直列接続されており、オ
フ状態からオンするときには全てのＭＯＳＦＥＴがオン
しなければ全体としてオン状態にならないのに対し、オ
ン状態からオフするときにはＭＯＳＦＥＴの何れか一つ
がオフすれば全体がオフ状態となる。このため、Ｎチャ
ンネル型ＭＯ８Ｆ Ｅ Ｔ （４Ｎｌ ）（４Ｎｍ ＞
（４Ｎｊ ）が順にオンすると共にＰチャンネル型Ｍ
ＯＳ Ｆ Ｅ Ｔ （５Ｐ＋ ）（５Ｐ＊）（５Ｐｓ）
が順にオンする入力信号Ａの立上がりに於いては、第１
及び第２の反転回路（４）（５）の反転動作が遅れて出
力信号Ｂの立上がりが入力信号Ａに対して期間（、たけ
遅れ、Ｎチャンネル型ＭＯＳＦＥＴ（４Ｎ、）（４Ｎ＊
）（４Ｎ、 ）が順にオフすると共にＰチャンネル型
Ｍ ＯＳ Ｆ Ｅ Ｔ （ＳＰ、）（５Ｐｔ）（５Ｐ−
）が順にオフする入力信号Ａの立下がりに於いては、第
１及び第２の反転回路（４）（５）の反転動作の遅れが
僅かとなり、入力信号Ａに対する出力信号Ｂの立下がり
の遅れは殆んどない。
のＮチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ （４Ｎ＋ ＞
＜４Ｎｔ＞＜４Ｎ１＞とが電源接地間に直列接続されて
第１の反転回路（４）が構成され、各ゲートに入力信号
Ａが共通に与えられる。また、３つのＰチャンネル型Ｍ
Ｏ３Ｆ Ｅ Ｔ （５Ｐ＋）（５Ｐ＊）（５Ｆｇ）と１
つのＮチャンネル型ＭＯＳ Ｆ ＥＴ（５Ｎ）とが電源
接地間に直列接続されて第２の反転回路（５〉が構成さ
れ、各ゲートが共通にＰチケンネル型ＭＯＳＦＥＴ（４
Ｐ）とＮチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ （４Ｎ＋
）との接続点に接続される。そして、Ｐチ勺ンネル型
Ｍ ＯＳ Ｆ Ｅ Ｔ （５Ｐｓ ）とＮｆ勺ンネル型
ＭＯＳ Ｆ Ｅ Ｔ（５Ｎ）との接続点から出力信号Ｂ
が得られる。このような遅延回路に於いては、入力信号
Ａの立上がりの際にＰチャンネル型ＭＯＳ Ｆ Ｅ Ｔ
（４Ｆ）とＮチャンネル型ＭＯＳＦＥＴ（４Ｎ、）との
接続点、即ちＭＯＳ Ｆ ＥＴ（ＳＰ＋）（５Ｐｆｆｉ
）（５ＰＪ ）及び（５’Ｎ＞ノゲートノ電位ｖ０の
低下に対して第２の反転回路（５〉の反転が遅れるため
に出力信号Ｂの立上がりが入力信号Ａの立上がりに対し
て期間１．たけ遅れる。一方、入力信号Ａの立下がりの
際には、電位Ｖ。が素早く立上がって第２の反転回路〈
５〉が反転するため、入力信号Ａの立下がりに対する出
力信号Ｂの立下がりの遅れは僅かとなる。即ち、第１の
反転回路〈４）のＮチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ
（４Ｎ、）（４Ｎ、）（４ＮＡ）及び第２の反転回路（
５〉のＰチャンネル型ＭＯＳＦＥＴ （５Ｐ、 ）（５
Ｐｌ ）（５Ｐｓ ）は、夫々直列接続されており、オ
フ状態からオンするときには全てのＭＯＳＦＥＴがオン
しなければ全体としてオン状態にならないのに対し、オ
ン状態からオフするときにはＭＯＳＦＥＴの何れか一つ
がオフすれば全体がオフ状態となる。このため、Ｎチャ
ンネル型ＭＯ８Ｆ Ｅ Ｔ （４Ｎｌ ）（４Ｎｍ ＞
（４Ｎｊ ）が順にオンすると共にＰチャンネル型Ｍ
ＯＳ Ｆ Ｅ Ｔ （５Ｐ＋ ）（５Ｐ＊）（５Ｐｓ）
が順にオンする入力信号Ａの立上がりに於いては、第１
及び第２の反転回路（４）（５）の反転動作が遅れて出
力信号Ｂの立上がりが入力信号Ａに対して期間（、たけ
遅れ、Ｎチャンネル型ＭＯＳＦＥＴ（４Ｎ、）（４Ｎ＊
）（４Ｎ、 ）が順にオフすると共にＰチャンネル型
Ｍ ＯＳ Ｆ Ｅ Ｔ （ＳＰ、）（５Ｐｔ）（５Ｐ−
）が順にオフする入力信号Ａの立下がりに於いては、第
１及び第２の反転回路（４）（５）の反転動作の遅れが
僅かとなり、入力信号Ａに対する出力信号Ｂの立下がり
の遅れは殆んどない。
〈ハ〉発明が解決しようとする課題
しかしながら、上述の如き遅延回路は、何れも回路を構
成するＭＯＳＦＥＴの数が多く、半導体チップ上に集積
化する際に占める面積が大きくなり、高集積化の妨げと
なる問題を有している。特に、遅延期間を長く設定する
場合には、インノクータ（２ａ）（２ｂ）の増設（第５
図）やＰチャンネル型ＭＯＳ Ｆ Ｅ Ｔ（５Ｐ）及び
Ｎチャンネル型ＭＯＳＦＥＴ（５Ｎ）の数の増大（第７
図）が必要となり、回路構成の増大に依る半導体チ・ノ
ブ上の占有面積の増大は大きくなる。
成するＭＯＳＦＥＴの数が多く、半導体チップ上に集積
化する際に占める面積が大きくなり、高集積化の妨げと
なる問題を有している。特に、遅延期間を長く設定する
場合には、インノクータ（２ａ）（２ｂ）の増設（第５
図）やＰチャンネル型ＭＯＳ Ｆ Ｅ Ｔ（５Ｐ）及び
Ｎチャンネル型ＭＯＳＦＥＴ（５Ｎ）の数の増大（第７
図）が必要となり、回路構成の増大に依る半導体チ・ノ
ブ上の占有面積の増大は大きくなる。
そこで本発明は、遅延回路の回路構成を縮小すると共に
さらに長い遅延期間の設定を可能にすることを目的とす
る。
さらに長い遅延期間の設定を可能にすることを目的とす
る。
（ニ）課題を解決するための手段
本発明は、上述の課題を解決するためになされたもので
、第１の特徴とするところは、Ｐチャンネル型のＭＯＳ
ＦＥＴとＮチャンネル型のＭＯＳＦＥＴとがｔ源と接地
との間に直列接続された第１の相補型回路、Ｐチャンネ
ル型のＭＯＳＦＥＴとＮチャンネル型のＭＯＳＦＥＴと
が電源と上記第１の相補型回路の直列接続点との間に直
列接続された第２の相補型回路、を備え、上記第１及び
第２の相補型回路の各ＭＯＳＦＥＴのゲートに与えられ
る入力信号に対して立下がりの遅れた出力信号を上記第
２の相補型回路の直列接続点に得ることにある。
、第１の特徴とするところは、Ｐチャンネル型のＭＯＳ
ＦＥＴとＮチャンネル型のＭＯＳＦＥＴとがｔ源と接地
との間に直列接続された第１の相補型回路、Ｐチャンネ
ル型のＭＯＳＦＥＴとＮチャンネル型のＭＯＳＦＥＴと
が電源と上記第１の相補型回路の直列接続点との間に直
列接続された第２の相補型回路、を備え、上記第１及び
第２の相補型回路の各ＭＯＳＦＥＴのゲートに与えられ
る入力信号に対して立下がりの遅れた出力信号を上記第
２の相補型回路の直列接続点に得ることにある。
そして、第２の特徴とするところは、Ｐチャンネル型の
ＭＯＳ Ｆ ＥＴとＮチャンネル型のＭＯＳＦＥＴとが
電源と接地との間に直列接続された第１の相補型回路、
Ｐチャンネル型のＭＯＳＦＥＴとＮチャンネル型のＭＯ
ＳＦＥＴとが上記第１の相補型回路の直列接続点と接地
との間に直列接続された第２の相補型回路、を備え、上
記第１及び第２の相補型回路の各ＭＯ３ＦＥＴのゲート
に与えられる入力信号に対して立上がりの遅れた出力信
号を上記第２の相補型回路の直列接続点に得ることにあ
る。
ＭＯＳ Ｆ ＥＴとＮチャンネル型のＭＯＳＦＥＴとが
電源と接地との間に直列接続された第１の相補型回路、
Ｐチャンネル型のＭＯＳＦＥＴとＮチャンネル型のＭＯ
ＳＦＥＴとが上記第１の相補型回路の直列接続点と接地
との間に直列接続された第２の相補型回路、を備え、上
記第１及び第２の相補型回路の各ＭＯ３ＦＥＴのゲート
に与えられる入力信号に対して立上がりの遅れた出力信
号を上記第２の相補型回路の直列接続点に得ることにあ
る。
さらに第３の特徴とするところは、Ｐチャンネル型のＭ
ＯＳＦＥＴとＮチャンネル型のＭＯＳＦＥＴとが電源と
接地との間に夫々直列接続された第１及び第２の相補型
回路、Ｐチャンネル型のＭＯＳＦＥＴとＮチャンネル型
のＭＯＳ Ｆ ＥＴとが上記第１の相補型回路の直列接
続点と上記第２の相補型回路の直列接続点との間に直列
接続された第３の相補型回路、を備え、上記第１乃至第
３の相補型回路の各ＭＯＳＦＥＴに与えられる入力信号
に対して立下がり及び立上がりの遅れた出力信号を上記
第３の相補型回路の直列接続点に得ることにある。
ＯＳＦＥＴとＮチャンネル型のＭＯＳＦＥＴとが電源と
接地との間に夫々直列接続された第１及び第２の相補型
回路、Ｐチャンネル型のＭＯＳＦＥＴとＮチャンネル型
のＭＯＳ Ｆ ＥＴとが上記第１の相補型回路の直列接
続点と上記第２の相補型回路の直列接続点との間に直列
接続された第３の相補型回路、を備え、上記第１乃至第
３の相補型回路の各ＭＯＳＦＥＴに与えられる入力信号
に対して立下がり及び立上がりの遅れた出力信号を上記
第３の相補型回路の直列接続点に得ることにある。
（＊）作用
本発明の第１の手段に依れば、第１の相補型回路のＮチ
ャンネル型ＭＯＳＦＥＴがオンしてから第２の相補型回
路のＮチャンネル型ＭＯＳＦＥＴのドレインの電位がゆ
っくりと引下げられるために、第２の相補型回路のＮチ
ャンネル型ＭＯＳＦＥＴがオンするのが遅れ、入力信号
に対する出力信号の立下がりが遅れる。
ャンネル型ＭＯＳＦＥＴがオンしてから第２の相補型回
路のＮチャンネル型ＭＯＳＦＥＴのドレインの電位がゆ
っくりと引下げられるために、第２の相補型回路のＮチ
ャンネル型ＭＯＳＦＥＴがオンするのが遅れ、入力信号
に対する出力信号の立下がりが遅れる。
また、第２の手段に依れば、第１の相補型回路のＰチャ
ンネル型ＭＯ３ＦＥＴがオンしてから第１の相補型回路
のＰｆｗンネル型ＭＯＳＦＥＴのドレインの電位がゆっ
くりと引上げられるために、第２の相補型回路のＰチャ
ンネル型ＭＯＳＦＥＴがオンするのが遅れ、入力信号に
対する出力信号の立上がりが遅れる。
ンネル型ＭＯ３ＦＥＴがオンしてから第１の相補型回路
のＰｆｗンネル型ＭＯＳＦＥＴのドレインの電位がゆっ
くりと引上げられるために、第２の相補型回路のＰチャ
ンネル型ＭＯＳＦＥＴがオンするのが遅れ、入力信号に
対する出力信号の立上がりが遅れる。
そして、第１の手段と第２の手段との組合せに依り、入
力信号に対する出力信号の立上がり及び立下がりが夫々
遅れて設定される。
力信号に対する出力信号の立上がり及び立下がりが夫々
遅れて設定される。
（へ〉実施例
本発明の実施例を図面に従って説明する。
第１図は本発明の一実施例を示す図で、信号の立下がり
を遅らせる場合を示している。
を遅らせる場合を示している。
Ｐチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ（ＩＩＰ）とＮチ
ャンネル型ＭＯ３ＦＥＴ（ＩＩＮ）とが電源接地間に直
列に接続されて第１の相補型反転回路（１１）が構成さ
れる。この第１の相補型反転回路（１１）では、接地側
のＮチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ（ＩＩＮ）の相
互フンダクタンスβ、が小さく形成されて駆動能力が低
く設定され、電源側のＰチャンネル型ＭＯ８ＦＥ Ｔ
（ＩＩＰ）の相互コンダクタンスβ、が大きく形成され
て駆動能力が高く設定される。具体的には、相互コンダ
クタンスβ８．β、は、夫々のＭＯＳＦＥＴ（１１Ｐ）
（１１Ｎ）のゲート幅に比例しゲート長に反比例するこ
とから、Ｎチ勺ンネル型ＭＯＳ Ｆ ＥＴ（ＩＩＮ＞の
ゲート長が長く、Ｐチャンネル型ＭＯ３Ｆ Ｅ Ｔ （
ＩＩＰ）のゲート長が短く設定される。
ャンネル型ＭＯ３ＦＥＴ（ＩＩＮ）とが電源接地間に直
列に接続されて第１の相補型反転回路（１１）が構成さ
れる。この第１の相補型反転回路（１１）では、接地側
のＮチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ（ＩＩＮ）の相
互フンダクタンスβ、が小さく形成されて駆動能力が低
く設定され、電源側のＰチャンネル型ＭＯ８ＦＥ Ｔ
（ＩＩＰ）の相互コンダクタンスβ、が大きく形成され
て駆動能力が高く設定される。具体的には、相互コンダ
クタンスβ８．β、は、夫々のＭＯＳＦＥＴ（１１Ｐ）
（１１Ｎ）のゲート幅に比例しゲート長に反比例するこ
とから、Ｎチ勺ンネル型ＭＯＳ Ｆ ＥＴ（ＩＩＮ＞の
ゲート長が長く、Ｐチャンネル型ＭＯ３Ｆ Ｅ Ｔ （
ＩＩＰ）のゲート長が短く設定される。
さらに、Ｐチセンネル型ＭＯ３ＦＥＴ（１２Ｐ）とＮチ
ャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ（１２Ｎ）とが電源と
第１の相補型反転回路（１１）の出力との間に直列接続
されて第２の相補型反転回路（１２〉が構成される。
ャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ（１２Ｎ）とが電源と
第１の相補型反転回路（１１）の出力との間に直列接続
されて第２の相補型反転回路（１２〉が構成される。
そして、第１及び第２の相補型反転回路（１１）（１２
）のＭ ＯＳ Ｆ Ｅ Ｔ （ＩＩＰ）（ＩＩＮ）（１
２Ｐ）（１２Ｎ）の各ゲートにインバータ（１０）を介
して入力信号Ａが供給され、第２の相補型反転回路（１
２）の出力、即ちＰチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ
（１２Ｐ）とＮチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ（１
２Ｎ）との接続点から出力信号Ｂが得られる。
）のＭ ＯＳ Ｆ Ｅ Ｔ （ＩＩＰ）（ＩＩＮ）（１
２Ｐ）（１２Ｎ）の各ゲートにインバータ（１０）を介
して入力信号Ａが供給され、第２の相補型反転回路（１
２）の出力、即ちＰチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ
（１２Ｐ）とＮチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ（１
２Ｎ）との接続点から出力信号Ｂが得られる。
入力信号Ａが立上がる際には、インバータ（１ｏ〉の出
力がｒ Ｈ、から「Ｌ」に反転し、各ＭＯ５ＦＥ Ｔ
（ＩＩＰ＞（ＩＩＮ）（１２Ｐ）（１２Ｎ）（７）ゲー
トノミ位ｖ６が引下げられる。電位Ｖ。が下がり始める
と、最初にそれまでオフ状態にあったＰチャンネル型Ｍ
Ｏ８Ｆ Ｅ Ｔ （ＩＩＰ）（ＩＩＮ）がオンして第１
及び第２の相補型反転回路（１１）（１２）の出力の電
位Ｖ、、Ｖ、が引上げられ始め、続いてＮチヶンネル型
ＭＯＳＦＥＴ（１１Ｎ）（１２Ｎ）カオフシテ電位Ｖ、
、Ｖ、が電源電位まで引上げられる。このとき、Ｎチャ
ンネル型ＭＯＳ Ｆ Ｅ Ｔ（１２Ｎ）のソースの電位
である電位Ｖ、がＮチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ
（１１Ｎ）に比して駆動能力の大きなＰチャンネル型Ｍ
ＯＳ Ｆ ＥＴ（ＬＩＰ）に依り素早く立上げられるた
めに、Ｎチャンネル型ＭＯＳＦＥＴ（１２Ｎ）がすぐに
オフ状態となり、電位Ｖｌはインバータ（１０）の反転
から大きく遅れることなく立上がる。
力がｒ Ｈ、から「Ｌ」に反転し、各ＭＯ５ＦＥ Ｔ
（ＩＩＰ＞（ＩＩＮ）（１２Ｐ）（１２Ｎ）（７）ゲー
トノミ位ｖ６が引下げられる。電位Ｖ。が下がり始める
と、最初にそれまでオフ状態にあったＰチャンネル型Ｍ
Ｏ８Ｆ Ｅ Ｔ （ＩＩＰ）（ＩＩＮ）がオンして第１
及び第２の相補型反転回路（１１）（１２）の出力の電
位Ｖ、、Ｖ、が引上げられ始め、続いてＮチヶンネル型
ＭＯＳＦＥＴ（１１Ｎ）（１２Ｎ）カオフシテ電位Ｖ、
、Ｖ、が電源電位まで引上げられる。このとき、Ｎチャ
ンネル型ＭＯＳ Ｆ Ｅ Ｔ（１２Ｎ）のソースの電位
である電位Ｖ、がＮチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ
（１１Ｎ）に比して駆動能力の大きなＰチャンネル型Ｍ
ＯＳ Ｆ ＥＴ（ＬＩＰ）に依り素早く立上げられるた
めに、Ｎチャンネル型ＭＯＳＦＥＴ（１２Ｎ）がすぐに
オフ状態となり、電位Ｖｌはインバータ（１０）の反転
から大きく遅れることなく立上がる。
一方、入力信号Ａが立下がる際にはインバータ（ｌＯ）
の出力がｒＬ」から１Ｈ」に反転し、電位ｖＧが引上げ
られる。電位ｖ６が上がり始めると、それまでオフ状態
にあったＮチャンネル型ＭＯＳＦＥＴ （ＩＩＮ）（１
２Ｎ）がオンシテ電位Ｖ、、Ｖ、が引下げられ始める。
の出力がｒＬ」から１Ｈ」に反転し、電位ｖＧが引上げ
られる。電位ｖ６が上がり始めると、それまでオフ状態
にあったＮチャンネル型ＭＯＳＦＥＴ （ＩＩＮ）（１
２Ｎ）がオンシテ電位Ｖ、、Ｖ、が引下げられ始める。
ところが、Ｎチャンネル型ＭＯＳ Ｆ ＥＴ（ＩＩＮ＞
がＰチャンネル型ＭＯＳ Ｆ ＥＴ（ＩＩＰ）に比して
駆動能力が小さいため、電位Ｖ、はゆっくりと下がり、
これに伴なって電位Ｖ、の立下がりが遅れる。従って、
入力信号Ａの立上がりに於いては出力信号Ｂが略同時に
立上がり、入力信号Ａの立下がりに於いては出力信号Ｂ
が所定の期間遅れて立下がることになり、第６図と同様
に信号の立下がりのみを遅らせることができる。
がＰチャンネル型ＭＯＳ Ｆ ＥＴ（ＩＩＰ）に比して
駆動能力が小さいため、電位Ｖ、はゆっくりと下がり、
これに伴なって電位Ｖ、の立下がりが遅れる。従って、
入力信号Ａの立上がりに於いては出力信号Ｂが略同時に
立上がり、入力信号Ａの立下がりに於いては出力信号Ｂ
が所定の期間遅れて立下がることになり、第６図と同様
に信号の立下がりのみを遅らせることができる。
第２図は、本発明の他の実施例を示す図で、信号の立上
がりを遅らせる場合を示している。
がりを遅らせる場合を示している。
Ｐチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ（１３Ｐ）とＮチ
ャンネル型ＭＯ３ＦＥＴ（１３Ｎ）とが電源接地間に直
列接続されて第１の相補型反転回路〈１３〉が構成され
る。この第１の相補型反転回路（１３）では、電源側の
Ｐチャンネル型ＭＯＳＦＥＴ（１３Ｆ）の相互フンダク
タンスβＰが小さく形成されて駆動能力が低く設定され
、接地側のＮチャンネル型ＭＯＳ Ｆ ＥＴ（１３Ｎ）
の相互コンダクタンスβ８が大きく形成されて駆動能力
が高く設定される。また、Ｐチャンネル型Ｍ ＯＳ Ｆ
Ｅ Ｔ（１４Ｐ）とＮチャンネル型ＭＯ３Ｆ Ｅ Ｔ
（１４Ｎ）とが第１の相補型反転回路（１３）の出力
と接地との間に直列接続されて第２の相補型反転回路（
１４）が構成され、そして、第１及び第２の相補型反転
回路（１３）（１４）のＭＯＳＦＥＴ（１３Ｐ）（１３
Ｎ）（１４Ｐ）（１４Ｎ＞の各ゲートにインバータ（１
０）を介して入力信号Ａが供給され、第２の相補型ＭＯ
５Ｆ Ｅ Ｔ（１４）の出力から出力信号Ｂが得られる
。
ャンネル型ＭＯ３ＦＥＴ（１３Ｎ）とが電源接地間に直
列接続されて第１の相補型反転回路〈１３〉が構成され
る。この第１の相補型反転回路（１３）では、電源側の
Ｐチャンネル型ＭＯＳＦＥＴ（１３Ｆ）の相互フンダク
タンスβＰが小さく形成されて駆動能力が低く設定され
、接地側のＮチャンネル型ＭＯＳ Ｆ ＥＴ（１３Ｎ）
の相互コンダクタンスβ８が大きく形成されて駆動能力
が高く設定される。また、Ｐチャンネル型Ｍ ＯＳ Ｆ
Ｅ Ｔ（１４Ｐ）とＮチャンネル型ＭＯ３Ｆ Ｅ Ｔ
（１４Ｎ）とが第１の相補型反転回路（１３）の出力
と接地との間に直列接続されて第２の相補型反転回路（
１４）が構成され、そして、第１及び第２の相補型反転
回路（１３）（１４）のＭＯＳＦＥＴ（１３Ｐ）（１３
Ｎ）（１４Ｐ）（１４Ｎ＞の各ゲートにインバータ（１
０）を介して入力信号Ａが供給され、第２の相補型ＭＯ
５Ｆ Ｅ Ｔ（１４）の出力から出力信号Ｂが得られる
。
入力信号Ａが立上がる際には、インバータ（１０）の出
力がｒＨ，からｒ Ｌ 、に反転し、各ＭＯ５ＦＥ Ｔ
（１３Ｐ）（１３Ｎ）（１４Ｐ）（１４Ｎ）（７）ケ
ー トノ電位ｖＧが引下げられる。電位Ｖ。が下がり始
めると、それまでオフ状態にあったＰチャンネル型ＭＯ
Ｓ Ｆ ＥＴ （１３Ｆ）（１４Ｐ）がオンシテ電位Ｖ
、、Ｖ、が引上げられ始める。ところが、Ｐチャンネル
型ＭＯＳＦＥＴ （１３Ｐ）がＮチャンネル型ＭＯ３Ｆ
ＥＴ（１３Ｎ＞に比して駆動能力が小さいため、電位Ｖ
１の立上がりが遅くなり、これに伴なって電位Ｖ、の立
上がりが遅れる。
力がｒＨ，からｒ Ｌ 、に反転し、各ＭＯ５ＦＥ Ｔ
（１３Ｐ）（１３Ｎ）（１４Ｐ）（１４Ｎ）（７）ケ
ー トノ電位ｖＧが引下げられる。電位Ｖ。が下がり始
めると、それまでオフ状態にあったＰチャンネル型ＭＯ
Ｓ Ｆ ＥＴ （１３Ｆ）（１４Ｐ）がオンシテ電位Ｖ
、、Ｖ、が引上げられ始める。ところが、Ｐチャンネル
型ＭＯＳＦＥＴ （１３Ｐ）がＮチャンネル型ＭＯ３Ｆ
ＥＴ（１３Ｎ＞に比して駆動能力が小さいため、電位Ｖ
１の立上がりが遅くなり、これに伴なって電位Ｖ、の立
上がりが遅れる。
一方、入力信号Ａが立下がる際には、インバータ（１０
）の出力が１Ｌ」からｒＨ」に反転し、電位Ｖｃが引上
げられる。この電位Ｖ。が引上げられると、それまでオ
フ状態にあったＮチャンネル型ＭＯＳ Ｆ Ｅ Ｔ （
１３Ｎ）（１４Ｎ）がオンシテ電位Ｖ、、Ｖ、が引下げ
られ始め、続いてＰチャンネル型ＭＯ８ＦＥ Ｔ （１
３Ｐ）（１４Ｆ）がオフして電位Ｖ、、Ｖ、が接地電位
ＶＳＳまで引下げられる。このとき、Ｎチ勺ンネル型Ｍ
Ｏ３ＦＥＴ（１３Ｎ）の駆動能力がＰチャンネル型ＭＯ
ＳＦＥＴ（１３Ｐ）の駆動能力より大きいために電位Ｖ
、が素早く立上がり、すぐにＰチャンネル型Ｍ ＯＳ
Ｆ Ｅ Ｔ （１３Ｆ）（１４Ｐ）カ才−７Ｌ、、電位
Ｖ。
）の出力が１Ｌ」からｒＨ」に反転し、電位Ｖｃが引上
げられる。この電位Ｖ。が引上げられると、それまでオ
フ状態にあったＮチャンネル型ＭＯＳ Ｆ Ｅ Ｔ （
１３Ｎ）（１４Ｎ）がオンシテ電位Ｖ、、Ｖ、が引下げ
られ始め、続いてＰチャンネル型ＭＯ８ＦＥ Ｔ （１
３Ｐ）（１４Ｆ）がオフして電位Ｖ、、Ｖ、が接地電位
ＶＳＳまで引下げられる。このとき、Ｎチ勺ンネル型Ｍ
Ｏ３ＦＥＴ（１３Ｎ）の駆動能力がＰチャンネル型ＭＯ
ＳＦＥＴ（１３Ｐ）の駆動能力より大きいために電位Ｖ
、が素早く立上がり、すぐにＰチャンネル型Ｍ ＯＳ
Ｆ Ｅ Ｔ （１３Ｆ）（１４Ｐ）カ才−７Ｌ、、電位
Ｖ。
がインバータ（１０）の反転から大きく遅れることなく
立上がる。従って、入力信号Ａの立上がりに於いては出
力信号Ｂが所定の期間遅れて立上がり、入力信号Ａの立
下がりに於いては出力信号Ｂが略同時に立下がることに
なり、第８図と同様に信号の立上がりのみを遅らせるこ
とができる。
立上がる。従って、入力信号Ａの立上がりに於いては出
力信号Ｂが所定の期間遅れて立上がり、入力信号Ａの立
下がりに於いては出力信号Ｂが略同時に立下がることに
なり、第８図と同様に信号の立上がりのみを遅らせるこ
とができる。
第３図は、本発明の第３の実施例を示す図で、信号の立
上がり及び立下がりを遅らせる場合を示し、第４図はそ
の入力信号及び出力信号の波形図である。
上がり及び立下がりを遅らせる場合を示し、第４図はそ
の入力信号及び出力信号の波形図である。
Ｐチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ （１５Ｐ）（１
６Ｐ）とＮチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ （１５
Ｎ）（１６Ｎ）とが電源接地間に直列接続されて第１及
び第２の相補型反転回路（Ｉｓ）（１６）が構成される
。この第１及び第２の相補型反転回路（１５）（１６）
は、第２図及び第１図に示す第１の相補型反転回路（１
３）（１１）と夫々同一構成のもので、第１の相補型反
転回路（１５）のＰチャンネル型ＭＯＳ Ｆ Ｅ Ｔ（
１５Ｐ）及び第２の相補型反転回路（１６）のＮチャン
ネル型ＭＯＳ Ｆ Ｅ Ｔ（１６Ｎ）の相互コンダクタ
ンスが小さく形成されると共に第１の相補型反転回路（
１５）のＮチャンネル型ＭＯ５Ｆ Ｅ Ｔ （１５Ｎ）
及び第２の相補型反転回路（１６〉のＰチャンネル型Ｍ
ＯＳ Ｆ Ｅ Ｔ（１６Ｐ）の相互コンダクタンスが
大きく形成される。また、第１の相補型反転回路（１５
〉の出力と第２の相補型反転回路（１６）の出力との間
にＰチャンネル型ＭＯＳＦＥＴ（１７Ｐ）とＮチケンネ
ル型ＭＯＳ Ｆ ＥＴ（１７Ｎ）とが直列接続されて第
３の相補型反転回路（１７〉が形成される。そして、第
１乃至第３の相補型反転回路（１５）（１６）（１７）
のＭ ＯＳ Ｆ Ｅ Ｔ （１５Ｐ＞（１５Ｎ）（１６
Ｆ）（１６Ｎ）（１７Ｐ）（１７Ｎ）の各ゲートにイン
バータ（１０）を介して入力信号Ａが供給され、第３の
相補型反転回路（１７）の出力から出力信号Ｂが得られ
る。
６Ｐ）とＮチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ （１５
Ｎ）（１６Ｎ）とが電源接地間に直列接続されて第１及
び第２の相補型反転回路（Ｉｓ）（１６）が構成される
。この第１及び第２の相補型反転回路（１５）（１６）
は、第２図及び第１図に示す第１の相補型反転回路（１
３）（１１）と夫々同一構成のもので、第１の相補型反
転回路（１５）のＰチャンネル型ＭＯＳ Ｆ Ｅ Ｔ（
１５Ｐ）及び第２の相補型反転回路（１６）のＮチャン
ネル型ＭＯＳ Ｆ Ｅ Ｔ（１６Ｎ）の相互コンダクタ
ンスが小さく形成されると共に第１の相補型反転回路（
１５）のＮチャンネル型ＭＯ５Ｆ Ｅ Ｔ （１５Ｎ）
及び第２の相補型反転回路（１６〉のＰチャンネル型Ｍ
ＯＳ Ｆ Ｅ Ｔ（１６Ｐ）の相互コンダクタンスが
大きく形成される。また、第１の相補型反転回路（１５
〉の出力と第２の相補型反転回路（１６）の出力との間
にＰチャンネル型ＭＯＳＦＥＴ（１７Ｐ）とＮチケンネ
ル型ＭＯＳ Ｆ ＥＴ（１７Ｎ）とが直列接続されて第
３の相補型反転回路（１７〉が形成される。そして、第
１乃至第３の相補型反転回路（１５）（１６）（１７）
のＭ ＯＳ Ｆ Ｅ Ｔ （１５Ｐ＞（１５Ｎ）（１６
Ｆ）（１６Ｎ）（１７Ｐ）（１７Ｎ）の各ゲートにイン
バータ（１０）を介して入力信号Ａが供給され、第３の
相補型反転回路（１７）の出力から出力信号Ｂが得られ
る。
この遅延回路は、第１図に示す遅延回路と第２図に示す
遅延回路との組合せに依り信号の立上がり及び立下がり
を遅らせるように構成したもので、入力信号Ａの立上が
りに於いては第３の相補型反転回路（１７）が第１の相
補型反転回路（１５）の出力に従って動作し、入力信号
Ａの立下がりに於いては第２の相補型反転回路（１６）
の出力に従って動作する。即ち、入力信号Ａの立上がり
に於いては、第１の相補型反転回路（１５）の出力側の
電位ｖ１の上昇が緩やかになり、第３の相補型反転回路
（１７）のＰチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ（１７
Ｐ）がオンするのが遅れて第３の相補型反転回路（１７
）の出力側の電位Ｖ、の立上がりが遅れる。逆に入力信
号Ａの立下がりに於いては、第２の相補型反転回路（１
６〉の出力側の電位Ｖ、の下降が緩やかになり、第３の
相補型反転回路（１６〉のＮチャンネル型ＭＯ３ＦＥ
Ｔ （１６Ｎ）がオンするのが遅れて電位Ｖ、の立下が
りが遅れる。従って、出力信号Ｂは第４図に示すように
入力信号Ａに対して立上がり及び立下がりが夫々所定の
期間Ｑ、、！、たけ遅れる。
遅延回路との組合せに依り信号の立上がり及び立下がり
を遅らせるように構成したもので、入力信号Ａの立上が
りに於いては第３の相補型反転回路（１７）が第１の相
補型反転回路（１５）の出力に従って動作し、入力信号
Ａの立下がりに於いては第２の相補型反転回路（１６）
の出力に従って動作する。即ち、入力信号Ａの立上がり
に於いては、第１の相補型反転回路（１５）の出力側の
電位ｖ１の上昇が緩やかになり、第３の相補型反転回路
（１７）のＰチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ（１７
Ｐ）がオンするのが遅れて第３の相補型反転回路（１７
）の出力側の電位Ｖ、の立上がりが遅れる。逆に入力信
号Ａの立下がりに於いては、第２の相補型反転回路（１
６〉の出力側の電位Ｖ、の下降が緩やかになり、第３の
相補型反転回路（１６〉のＮチャンネル型ＭＯ３ＦＥ
Ｔ （１６Ｎ）がオンするのが遅れて電位Ｖ、の立下が
りが遅れる。従って、出力信号Ｂは第４図に示すように
入力信号Ａに対して立上がり及び立下がりが夫々所定の
期間Ｑ、、！、たけ遅れる。
以上の構成に依れば、信号の立上がり或いは立下がり、
またはその双方を所定の期間だけ遅らせることができる
。また、その遅延期間は各相補型反転回路を構成するＰ
チセンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥ
Ｔとの相互フンダクタンス、即ちトランジスタサイズに
依り決定される。例えば、第３図の遅延回路に於いて第
１の相補型反転回路（１５）のＰチ勺ンネル型ＭＯＳＦ
ＥＴ（１５Ｐ）と第２の相補型反転回路（１６）のＮチ
ャンネル型ＭＯ３ＦＥＴ（１６Ｎ）とのチャンネル長を
長くすることに依り、入力信号Ａに対する出力信号Ｂの
遅れ（期間ｆｆｉ、ｌ！、）を長くできる。
またはその双方を所定の期間だけ遅らせることができる
。また、その遅延期間は各相補型反転回路を構成するＰ
チセンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥ
Ｔとの相互フンダクタンス、即ちトランジスタサイズに
依り決定される。例えば、第３図の遅延回路に於いて第
１の相補型反転回路（１５）のＰチ勺ンネル型ＭＯＳＦ
ＥＴ（１５Ｐ）と第２の相補型反転回路（１６）のＮチ
ャンネル型ＭＯ３ＦＥＴ（１６Ｎ）とのチャンネル長を
長くすることに依り、入力信号Ａに対する出力信号Ｂの
遅れ（期間ｆｆｉ、ｌ！、）を長くできる。
尚、本実施例に於いて杜、遅延回路の入力側にインバー
タを設けて出力信号を入力信号に対して同位相とする場
合を例示したが、出力信号が入力信号に対して逆位相と
なるように構成することもできる。
タを設けて出力信号を入力信号に対して同位相とする場
合を例示したが、出力信号が入力信号に対して逆位相と
なるように構成することもできる。
（ト）発明の効果
本発明に依れば、信号の立上がり或いは立下がりの遅延
が可能な遅延回路を少ない素子数で構成することができ
るため、回路規模の縮小が図れ、半導体チップ上に集積
化した際の占有面積が縮小されて高集積化に有効となる
。
が可能な遅延回路を少ない素子数で構成することができ
るため、回路規模の縮小が図れ、半導体チップ上に集積
化した際の占有面積が縮小されて高集積化に有効となる
。
また、遅延期間を長くする場合でも、遅延期間を決定す
るＭＯＳＦＥＴのサイズの変更に依り実現でき、回路を
構成する素子数、具体的にはＭＯＳＦＥＴの数を増大さ
せる必要がないために、回路規模の増大を伴うようなこ
とはない。
るＭＯＳＦＥＴのサイズの変更に依り実現でき、回路を
構成する素子数、具体的にはＭＯＳＦＥＴの数を増大さ
せる必要がないために、回路規模の増大を伴うようなこ
とはない。
第１図乃至第４図は本発明遅延回路に係り、第１図は一
実施例を示す図、第２図は他の実施例を示す図、第３図
は第３の実施例を示す図、第４図は第３図の入力信号及
び出力信号の波形図である。第５図は従来の遅延回路の
一例を示す図、第６図は第５図の入力信号及び出力信号
の波形図、第７図は従来の遅延回路の他の例を示す図、
第８図は第７図の入力信号及び出力信号の波形図である
。 （１０）・・・インバータ、 （１１）〜（１７）・・
・相補型反転回路、 （ＩＩＰ）〜（１７Ｆ＞・・・Ｐ
ｆ ＋ ンネル型ＭＯ３ＦＥＴ、 （ＩＩＮ）〜（１
７Ｎ＞−Ｎ ｆ ヤンネル型ＭＯＳＦＥＴ。
実施例を示す図、第２図は他の実施例を示す図、第３図
は第３の実施例を示す図、第４図は第３図の入力信号及
び出力信号の波形図である。第５図は従来の遅延回路の
一例を示す図、第６図は第５図の入力信号及び出力信号
の波形図、第７図は従来の遅延回路の他の例を示す図、
第８図は第７図の入力信号及び出力信号の波形図である
。 （１０）・・・インバータ、 （１１）〜（１７）・・
・相補型反転回路、 （ＩＩＰ）〜（１７Ｆ＞・・・Ｐ
ｆ ＋ ンネル型ＭＯ３ＦＥＴ、 （ＩＩＮ）〜（１
７Ｎ＞−Ｎ ｆ ヤンネル型ＭＯＳＦＥＴ。
Claims (6)
- （１）Ｐチャンネル型のＭＯＳＦＥＴとＮチャンネル型
のＭＯＳＦＥＴとが電源と接地との間に直列接続された
第１の相補型回路、 Ｐチャンネル型のＭＯＳＦＥＴとＮチャンネル型のＭＯ
ＳＦＥＴとが電源と上記第１の相補型回路の直列接続点
との間に直列接続された第２の相補型回路、 を備え、上記第１及び第２の相補型回路の各ＭＯＳＦＥ
Ｔのゲートに与えられる入力信号に対して立下がりの遅
れた出力信号を上記第２の相補型回路の直列接続点に得
ることを特徴とする遅延回路。 - （２）上記第１の相補型回路は、Ｐチャンネル型のＭＯ
ＳＦＥＴの相互コンダクタンスがＮチャンネル型のＭＯ
ＳＦＥＴの相互コンダクタンスに比して大きく設定され
ることを特徴とする請求項第１項記載の遅延回路。 - （３）Ｐチャンネル型のＭＯＳＦＥＴとＮチャンネル型
のＭＯＳＦＥＴとが電源と接地との間に直列接続された
第１の相補型回路、 Ｐチャンネル型のＭＯＳＦＥＴとＮチャンネル型のＭＯ
ＳＦＥＴとが上記第１の相補型回路の直列接続点と接地
との間に直列接続された第２の相補型回路、 を備え、上記第１及び第２の相補型回路の各ＭＯＳＦＥ
Ｔのゲートに与えられる入力信号に対して立上がりの遅
れた出力信号を上記第２の相補型回路の直列接続点に得
ることを特徴とする遅延回路。 - （４）上記第１の相補型回路は、Ｎチャンネル型のＭＯ
ＳＦＥＴの相互コンダクタンスがＰチャンネル型のＭＯ
ＳＦＥＴの相互コンダクタンスに比して大きく設定され
ることを特徴とする請求項第３項記載の遅延回路。 - （５）Ｐチャンネル型のＭＯＳＦＥＴとＮチャンネル型
のＭＯＳＦＥＴとが電源と接地との間に夫々直列接続さ
れた第１及び第２の相補型回路、Ｐチャンネル型のＭＯ
ＳＦＥＴとＮチャンネル型のＭＯＳＦＥＴとが上記第１
の相補型回路の直列接続点と上記第２の相補型回路の直
列接続点との間に直列接続された第３の相補型回路、 を備え、上記第１乃至第３の相補型回路の各ＭＯＳＦＥ
Ｔのゲートに与えられる入力信号に対して立下がり及び
立上がりの遅れた出力信号を上記第３の相補型回路の直
列接続点に得ることを特徴とする遅延回路。 - （６）上記第１の相補型回路は、Ｎチャンネル型のＭＯ
ＳＦＥＴの相互コンダクタンスがＰチャンネル型のＭＯ
ＳＦＥＴの相互コンダクタンスに比して大きく設定され
ると共に、上記第２の相補型回路は、Ｐチャンネル型の
ＭＯＳＦＥＴの相互コンダクタンスがＮチャンネル型の
ＭＯＳＦＥＴの相互コンダクタンスに比して大きく設定
されることを特徴とする請求項第５項記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016778A JPH03220914A (ja) | 1990-01-26 | 1990-01-26 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016778A JPH03220914A (ja) | 1990-01-26 | 1990-01-26 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03220914A true JPH03220914A (ja) | 1991-09-30 |
Family
ID=11925655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016778A Pending JPH03220914A (ja) | 1990-01-26 | 1990-01-26 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03220914A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0983314A (ja) * | 1995-09-01 | 1997-03-28 | Lg Semicon Co Ltd | パルス伸長回路 |
-
1990
- 1990-01-26 JP JP2016778A patent/JPH03220914A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0983314A (ja) * | 1995-09-01 | 1997-03-28 | Lg Semicon Co Ltd | パルス伸長回路 |
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