JPH0322434A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0322434A JPH0322434A JP15768789A JP15768789A JPH0322434A JP H0322434 A JPH0322434 A JP H0322434A JP 15768789 A JP15768789 A JP 15768789A JP 15768789 A JP15768789 A JP 15768789A JP H0322434 A JPH0322434 A JP H0322434A
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- alloy film
- film
- thickness
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に金属配線を
有する半導体装置の製造方法に関する。
有する半導体装置の製造方法に関する。
一１−
〔従来の技術〕
半導体装置の高集積化に伴い配線の平坦性が問題となっ
ている。
ている。
第３図（ａ）〜（ｄ）は従来の半導体装置の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
第３図（ａ）に示すように、Ｐ型シリコン基板ｌの主面
に選択的にＮ型拡散層２ａ，２ｂを形威し、Ｎ型拡散層
２ａ，２ｂを含む表面に酸化シリコン膜３を形成する。
に選択的にＮ型拡散層２ａ，２ｂを形威し、Ｎ型拡散層
２ａ，２ｂを含む表面に酸化シリコン膜３を形成する。
次に酸化シリコン膜３を選択的にエッチングしてコンタ
クトホール４る形戒する。
クトホール４る形戒する。
次に、第３図（ｂ）に示すように、コンタクトホール４
を含む表面にＡｎ−Ｓｉ合金膜５を堆積する。
を含む表面にＡｎ−Ｓｉ合金膜５を堆積する。
次に、第３図（ｃ）に示すように、Ａｌ−Ｓｉ合金膜５
の上にホトレジスト膜７を形威してパターンニングする
。次に、ホトレジスト膜７をマスクとしてＡｕ−Ｓｉ合
金膜５をエッチングし、配線５ａ，５ｂを形成する。
の上にホトレジスト膜７を形威してパターンニングする
。次に、ホトレジスト膜７をマスクとしてＡｕ−Ｓｉ合
金膜５をエッチングし、配線５ａ，５ｂを形成する。
次に、第３図（ｄ）に示すように、ホトレジスト膜７を
除去し、４００〜４５０℃で３０〜６０分２ ？７７■ 問の熱処理を行い、配線５ａ，５ｂを含む表面に保護膜
８を堆積する。
除去し、４００〜４５０℃で３０〜６０分２ ？７７■ 問の熱処理を行い、配線５ａ，５ｂを含む表面に保護膜
８を堆積する。
ここで、配線５ａ，５ｂの熱処理によりヒロック６が発
生する。
生する。
上述した従来の半導体装置の製造方法は、Ａ．＆−Ｓｉ
合金膜からなる配線を形威した後に熱処理を行うため、
配線の表面にヒロックが成長する。
合金膜からなる配線を形威した後に熱処理を行うため、
配線の表面にヒロックが成長する。
ヒロックは保護膜成長時の温度によってもさらに戒長ず
る。
る。
このヒロックが威長した箇所の保護膜はカバレッジが悪
くなり、ビンホールの発生の確率が高くなる。またヒロ
ックの成長過程で保護膜にクラックが発生する可能性も
ある。従って従来技術ではヒロックの影響で半導体装置
の耐湿性，信頼性が著しく低下するという欠点がある。
くなり、ビンホールの発生の確率が高くなる。またヒロ
ックの成長過程で保護膜にクラックが発生する可能性も
ある。従って従来技術ではヒロックの影響で半導体装置
の耐湿性，信頼性が著しく低下するという欠点がある。
さらに、集積度の向上とともに配線間隔が狭くなるにつ
れ、配線から横方向に戒長ずるヒロックが配線間の短絡
を招き歩留り，信頼性の低下を発生させている。横方向
のヒロック成長による歩留り，信頼性の低下も従来技術
の欠点である。
れ、配線から横方向に戒長ずるヒロックが配線間の短絡
を招き歩留り，信頼性の低下を発生させている。横方向
のヒロック成長による歩留り，信頼性の低下も従来技術
の欠点である。
本発明の半導体装置の製造方法は、素子領域を有する半
導体基板上に設けた絶縁膜上に配線に要する厚さよりも
厚＜ＡＡ合金膜を堆積する工程と、後工程の熱処理温度
よりも高い温度で熱処理し前記Ａｎ合金膜の表面にヒロ
ックを発生させる工程と、電解研磨処理により前記Ａ１
合金膜の表面をエッチッパックして平坦化する工程と、
前記ＡＡ合金膜を選択的にエッチバックして配線を形成
する工程とを含んで構威される。
導体基板上に設けた絶縁膜上に配線に要する厚さよりも
厚＜ＡＡ合金膜を堆積する工程と、後工程の熱処理温度
よりも高い温度で熱処理し前記Ａｎ合金膜の表面にヒロ
ックを発生させる工程と、電解研磨処理により前記Ａ１
合金膜の表面をエッチッパックして平坦化する工程と、
前記ＡＡ合金膜を選択的にエッチバックして配線を形成
する工程とを含んで構威される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｇ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
の表面に選択的にＮ型不純物を導入してＮ型拡散層２ａ
，２ｂを形成し、Ｎ型拡散層２ａ，２ｂを含む表面に酸
化シリコン膜３を堆積する。
の表面に選択的にＮ型不純物を導入してＮ型拡散層２ａ
，２ｂを形成し、Ｎ型拡散層２ａ，２ｂを含む表面に酸
化シリコン膜３を堆積する。
次に、酸化シリコン膜３を選択的にエッチングしてコン
タクトホール４を形戒する。
タクトホール４を形戒する。
次に、第１図（ｂ）に示すように、コンタクトホール４
を含む表面にＳｉを１％含むＡｎ−Ｓｉ合金膜５を１．
６μｍの厚さに堆積する。
を含む表面にＳｉを１％含むＡｎ−Ｓｉ合金膜５を１．
６μｍの厚さに堆積する。
次に、第１図（ｃ）に示すように、Ｈ２ Ｎ２雰囲気
中で４７０℃１時間の条件で熱処理を行うとヒロック６
がＡｌ−Ｓｉ合金膜５表面に或長する。
中で４７０℃１時間の条件で熱処理を行うとヒロック６
がＡｌ−Ｓｉ合金膜５表面に或長する。
次に、第１図（ｄ）に示すように、濃度３％，液温３０
℃のＨＢＦ４溶液中で電圧２５ｖ，電流密度０． ５
Ａ／ｃｔｌｌでＡＩｌ−Ｓｉ合金膜５を陽極として電解
研磨処理を行い表面を平坦化し、且つＡｎ一Ｓｉ合金膜
５の膜厚ｔ−１．０μｍになるようにエツチングする。
℃のＨＢＦ４溶液中で電圧２５ｖ，電流密度０． ５
Ａ／ｃｔｌｌでＡＩｌ−Ｓｉ合金膜５を陽極として電解
研磨処理を行い表面を平坦化し、且つＡｎ一Ｓｉ合金膜
５の膜厚ｔ−１．０μｍになるようにエツチングする。
次に、第１図（ｅ）に示すように、Ａｉ７−Ｓｉ合金膜
５の上にホトレジスト膜７を形戒してバタンニングする
。
５の上にホトレジスト膜７を形戒してバタンニングする
。
次に、第１図（ｆ）に示すように、ホトレジスト膜７を
マスクとしてＡＡ−Ｓｉ合金膜５をエッチングして配線
５ａ，５ｂを形威し、ホトレジスト−５ー 膜７を除去する。
マスクとしてＡＡ−Ｓｉ合金膜５をエッチングして配線
５ａ，５ｂを形威し、ホトレジスト−５ー 膜７を除去する。
次に、第１図（ｇ）に示すように、配線５ａ，５一ｌＸ
ｂを含む表面に、リン硅酸ガラス膜をウェガ＝温度４０
０℃の条件で１．０μｍの厚さに堆積して保護膜８を形
成する。ここで、Ａｌ’−Ｓｉ合金膜５は既に４７０℃
１時間の熱処理を行っているためにヒロック戒長はみら
れない。従って保護膜８のビンホール，クラックの発生
の危険性がなく耐湿性，信頼性の高い配線が実現できる
。
０℃の条件で１．０μｍの厚さに堆積して保護膜８を形
成する。ここで、Ａｌ’−Ｓｉ合金膜５は既に４７０℃
１時間の熱処理を行っているためにヒロック戒長はみら
れない。従って保護膜８のビンホール，クラックの発生
の危険性がなく耐湿性，信頼性の高い配線が実現できる
。
また、横方向ヒロックの発生による配線の短絡も防止で
きる。
きる。
第２図（ａ）〜（ｇ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
第２図（ａ）に示すように、第１図（ａ）〜（ｃ）まで
に示した第１の実施例と同じ工程でＡｉ７−Ｓｉ合金膜
５を形威して熱処理し、ヒロック６を生じさせる。
に示した第１の実施例と同じ工程でＡｉ７−Ｓｉ合金膜
５を形威して熱処理し、ヒロック６を生じさせる。
次に、第２図（ｂ）に示すように、電解研磨してＡｊｌ
！−Ｓｉ合金膜５の膜厚を０．５μｍの厚さまで−６− エッチングする。
！−Ｓｉ合金膜５の膜厚を０．５μｍの厚さまで−６− エッチングする。
ここで、Ａ．＆−Ｓｉ合金膜５の表面は第１の実施例よ
りも更に平坦化される。
りも更に平坦化される。
次に、第２図（ｃ）に示すように、Ａｌ−Ｓｉ合金膜５
の上にパターンニングされたホトレジスト膜７を形成す
る。
の上にパターンニングされたホトレジスト膜７を形成す
る。
次に、第２図（ｄ）に示すように、ホトレジスト膜７を
マスクとしてＡｊ２−Ｓｉ合金膜５をエッチングし、配
線５ａ，５ｂを形成する。次に、ホトレジスト膜７を除
去した後配線５ａ，５ｂを含む表面に層間絶縁膜９を１
．０μｍの厚さ１積する。
マスクとしてＡｊ２−Ｓｉ合金膜５をエッチングし、配
線５ａ，５ｂを形成する。次に、ホトレジスト膜７を除
去した後配線５ａ，５ｂを含む表面に層間絶縁膜９を１
．０μｍの厚さ１積する。
次に、第２図（ｅ）に示すように、層間絶縁膜９を選択
的にエッチングして配線５ａ，５ｂのコンタクト用開孔
部１０を設ける。
的にエッチングして配線５ａ，５ｂのコンタクト用開孔
部１０を設ける。
次に、第２図（ｆ）に示すように、開孔部１ｏを含む表
面にＡｌ−Ｓｉ合金膜ｌ１を堆積する。
面にＡｌ−Ｓｉ合金膜ｌ１を堆積する。
次に、第２図（ｇ）に示すように、ＡＡ−Ｓｉ合金膜１
１を選択的にエッチングして配線５ａ，５ｂと接続する
配線１１ａを形成し、配線１１ａを含む表面に保護膜８
を形成する。
１を選択的にエッチングして配線５ａ，５ｂと接続する
配線１１ａを形成し、配線１１ａを含む表面に保護膜８
を形成する。
ここで、Ａｊ２−Ｓｉ合金膜５を電解研磨する量を大き
くしてＡｊ２−Ｓｉ合金膜５の表面を平坦化すると共に
コンタクトホール近傍で生じていた配線５ａ，５ｂの段
差を減少させる利点がある。この技術により平坦で、ヒ
ロックによる層間ショート，ピンホール，クラックの発
生の危険のない半導体装置が実現できる。
くしてＡｊ２−Ｓｉ合金膜５の表面を平坦化すると共に
コンタクトホール近傍で生じていた配線５ａ，５ｂの段
差を減少させる利点がある。この技術により平坦で、ヒ
ロックによる層間ショート，ピンホール，クラックの発
生の危険のない半導体装置が実現できる。
以上説明したように本発明は、配線として所要の厚さよ
りも厚いＡｊ２−Ｓｉ合金膜を形威し、その膜に後工程
の熱処理よりも高い温度の熱処理を施しＡｊ？−Ｓｉ合
金膜の表面にヒロックを戒長させ、電解研磨処理により
所要のＡｌ−Ｓｉ合金膜の厚さまでエッチッパックし、
表面の平坦化を行い、しかる後に写真蝕刻法でパターン
化することにより、後工程の熱処理，膜威長でヒロック
の成長しない表面の平坦な配線が実現できる効果がある
。
りも厚いＡｊ２−Ｓｉ合金膜を形威し、その膜に後工程
の熱処理よりも高い温度の熱処理を施しＡｊ？−Ｓｉ合
金膜の表面にヒロックを戒長させ、電解研磨処理により
所要のＡｌ−Ｓｉ合金膜の厚さまでエッチッパックし、
表面の平坦化を行い、しかる後に写真蝕刻法でパターン
化することにより、後工程の熱処理，膜威長でヒロック
の成長しない表面の平坦な配線が実現できる効果がある
。
また、本発明によればＡｕ−Ｓｉ合金膜に成長する横方
向のヒロックによる配線間の短絡も防止でき、歩留の向
上，信頼性の向上を実現できる効果を有する。
向のヒロックによる配線間の短絡も防止でき、歩留の向
上，信頼性の向上を実現できる効果を有する。
第１図（ａ）〜（ｇ）及び第２図（ａ）〜（ｇ）は本発
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの断面図、第３図（ａ）〜（ｄ）は従
来の半導体装置の製造方法を説明するための工程順に示
した半導体チップの断面図である。 １・・・・・・Ｐ型シリコン基板、２ａ，２ｂ・・・・
・・Ｎ型拡散層、３・・・・・・酸化シリコン膜、４・
・・・・・コンタクトホール、５・・・・・・Ａｊ２−
Ｓｉ合金膜、５ａ，５ｂ・・・・・・配線、６・・・・
・・ヒロック、７・・・・・・ホトレジスト膜、８・・
・・・・保護膜、９・・・・・・層間絶縁膜、１０・・
・・・・開孔部、１１・・・・・・Ａｕ−Ｓｉ合金膜、
ｌｌａ・・・・・・配線。
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの断面図、第３図（ａ）〜（ｄ）は従
来の半導体装置の製造方法を説明するための工程順に示
した半導体チップの断面図である。 １・・・・・・Ｐ型シリコン基板、２ａ，２ｂ・・・・
・・Ｎ型拡散層、３・・・・・・酸化シリコン膜、４・
・・・・・コンタクトホール、５・・・・・・Ａｊ２−
Ｓｉ合金膜、５ａ，５ｂ・・・・・・配線、６・・・・
・・ヒロック、７・・・・・・ホトレジスト膜、８・・
・・・・保護膜、９・・・・・・層間絶縁膜、１０・・
・・・・開孔部、１１・・・・・・Ａｕ−Ｓｉ合金膜、
ｌｌａ・・・・・・配線。
Claims (1)
- 素子領域を有する半導体基板上に設けた絶縁膜上に配線
に要する厚さよりも厚くＡｌ合金膜を堆積する工程と、
後工程の熱処理温度よりも高い温度で熱処理し前記Ａｌ
合金膜の表面にヒロックを発生させる工程と、電解研磨
処理により前記Ａｌ合金膜の表面をエッチッバックして
平坦化する工程と、前記Ａｌ合金膜を選択的にエッチバ
ックして配線を形成する工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15768789A JPH0322434A (ja) | 1989-06-19 | 1989-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15768789A JPH0322434A (ja) | 1989-06-19 | 1989-06-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0322434A true JPH0322434A (ja) | 1991-01-30 |
Family
ID=15655196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15768789A Pending JPH0322434A (ja) | 1989-06-19 | 1989-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322434A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100269926B1 (ko) * | 1991-05-30 | 2000-10-16 | 이데이 노부유끼 | 배선형성 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125848A (ja) * | 1982-01-22 | 1983-07-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59113627A (ja) * | 1982-12-20 | 1984-06-30 | Tdk Corp | パタ−ン化されたアルミニウム層を形成する方法 |
| JPS61228630A (ja) * | 1985-04-02 | 1986-10-11 | Fujitsu Ltd | 半導体ウエハのエツチング方法 |
| JPS62241350A (ja) * | 1986-04-11 | 1987-10-22 | Seiko Epson Corp | 薄膜の処理方法 |
-
1989
- 1989-06-19 JP JP15768789A patent/JPH0322434A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125848A (ja) * | 1982-01-22 | 1983-07-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59113627A (ja) * | 1982-12-20 | 1984-06-30 | Tdk Corp | パタ−ン化されたアルミニウム層を形成する方法 |
| JPS61228630A (ja) * | 1985-04-02 | 1986-10-11 | Fujitsu Ltd | 半導体ウエハのエツチング方法 |
| JPS62241350A (ja) * | 1986-04-11 | 1987-10-22 | Seiko Epson Corp | 薄膜の処理方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100269926B1 (ko) * | 1991-05-30 | 2000-10-16 | 이데이 노부유끼 | 배선형성 방법 |
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