JPH0322461A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0322461A JPH0322461A JP15761989A JP15761989A JPH0322461A JP H0322461 A JPH0322461 A JP H0322461A JP 15761989 A JP15761989 A JP 15761989A JP 15761989 A JP15761989 A JP 15761989A JP H0322461 A JPH0322461 A JP H0322461A
- Authority
- JP
- Japan
- Prior art keywords
- line
- power
- integrated circuit
- buffer
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 239000000872 buffer Substances 0.000 claims abstract description 35
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 18
- 229910052782 aluminium Inorganic materials 0.000 abstract description 18
- 229920000742 Cotton Polymers 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特に、ＣＭＯＳゲー
トアレイの入出力バッファに関する。
トアレイの入出力バッファに関する。
第３図（ａ），（ｂ）及び（Ｃ）は従来の半導体集積回
路のアートワークの一例を示す半導体チップ上の下地面
、下地面の上の第１のアルミ配線面及びその上の第２の
アルミ配線面の平面図である。従来、この種の半導体集
積回路のアートワークは、まず、第３図（ａ）に示すよ
うに、半導体チップの下地面に機能素子であるＮチャン
ネルプリバッファ３Ｑ１、Ｐチャンネルプリバッファ３
０２、Ｐチャンネル外部バッファ３０３及びＮチャンネ
ル外部バッファが形成されている。また、この下地面の
上に形威された第１のアルミ配線面は、第３図（ｂ）に
示すように、下地面の機能素子とコンタクトする配線３
１２等が形成されている。さらに、この第１のアルミ配
線面の上に形成された第２のアルミ配線面には、第３図
（ｃ）に示すように、第１のアルミ配線面の配線とでス
ルーホールを介してプリバッファ及び外部バッファに電
位を印加するためのプリバッファ用電源ライン及び外部
バッファ用電源ラインの配線が形威されている。このよ
うに、通常、アートワークはプリバッファ用電源ライン
と外部バッファ用電源ラインを分け、更に、複数の電源
があるときには、プリバッファ用，外部バッファ用のそ
れぞれの電源を設けていた。
路のアートワークの一例を示す半導体チップ上の下地面
、下地面の上の第１のアルミ配線面及びその上の第２の
アルミ配線面の平面図である。従来、この種の半導体集
積回路のアートワークは、まず、第３図（ａ）に示すよ
うに、半導体チップの下地面に機能素子であるＮチャン
ネルプリバッファ３Ｑ１、Ｐチャンネルプリバッファ３
０２、Ｐチャンネル外部バッファ３０３及びＮチャンネ
ル外部バッファが形成されている。また、この下地面の
上に形威された第１のアルミ配線面は、第３図（ｂ）に
示すように、下地面の機能素子とコンタクトする配線３
１２等が形成されている。さらに、この第１のアルミ配
線面の上に形成された第２のアルミ配線面には、第３図
（ｃ）に示すように、第１のアルミ配線面の配線とでス
ルーホールを介してプリバッファ及び外部バッファに電
位を印加するためのプリバッファ用電源ライン及び外部
バッファ用電源ラインの配線が形威されている。このよ
うに、通常、アートワークはプリバッファ用電源ライン
と外部バッファ用電源ラインを分け、更に、複数の電源
があるときには、プリバッファ用，外部バッファ用のそ
れぞれの電源を設けていた。
上述した、従来のアートワークでは、特にプリバッファ
用電源ラインにおいて、複数の電源ラインが通るために
、一本当りの電源ライン幅が細くなるので、電源インピ
ーダンスが高くなる。また、複数のバッファが同時に動
くときに問題となる同時動作時の電源ノイズや、電源ラ
インの幅そのものが問題となる、例えば、エレクトロマ
イグレーションに対して、不利になるという欠点がある
。本発明の目的は、かかる問題を解消するアートワーク
を有する半導体集積回路を提供することにある。
用電源ラインにおいて、複数の電源ラインが通るために
、一本当りの電源ライン幅が細くなるので、電源インピ
ーダンスが高くなる。また、複数のバッファが同時に動
くときに問題となる同時動作時の電源ノイズや、電源ラ
インの幅そのものが問題となる、例えば、エレクトロマ
イグレーションに対して、不利になるという欠点がある
。本発明の目的は、かかる問題を解消するアートワーク
を有する半導体集積回路を提供することにある。
本発明の半導体集積回路は、複数の電源線を含む入出力
バッファを有する半導体集積回路において、前記電源線
の一つと接続されるプリバッファ用電源線とを備えて構
成される。
バッファを有する半導体集積回路において、前記電源線
の一つと接続されるプリバッファ用電源線とを備えて構
成される。
次に、本発明について図面を参照して説明する。
第１図（ａ），（ｂ）及び（ｃ）は本発明の半導体集積
回路のアートワークの一実施例を示す半導体チップの下
地面，下地面の上の第１のアルミ配線面及びその上の第
２のアルミ配線面の平面図である。この半導体集積回路
のアートワークでは、２電源のあるうちの第２の電源に
より入出力バッファを動作させたものである。このアー
トワークの下地面は、第３図に示した従来例と同じであ
る。また、第２のアルミ配線面には、第１図（Ｃ）に示
すように、入出力ブロックの機能によらずほぼ定まった
アートワークである。さらに、プリバッファ用グランド
ライン１０５，プリバッファ用ＶＤＤライン１０６，第
一ライン１０７，第二電源ライン１０８，外部バッファ
用グランドライン１０９はそれぞれに対応する第１の配
線面の入出力ブロックの同一箇所とをスルーホールを介
して接続することにより電源ラインを形成する。一方、
第２のアルミ配線面は第１図（ｂ）に示すように、配線
１１２を一体化されており、これら配線と第１の配線面
の入出力ブロックとの接続を変更することによりその機
能を変化させることが出来る。例えば、第１図（ａ＞及
び（ｂ）に示すように、Ａの部分にスルーホールを設け
ることにより、第１の配線面の配線１１２と第２の電源
ライン１０８と接続出来る。また、これと同時に、Ｃの
部分にスルーホールを設けることによりプリバッファ用
ＶＤＤライン１０６に電源を供給することが出来る。第
２図（ａ），（ｂ）及び（Ｃ）は本発明の半導体集積回
路のアートワークの他の実施例を示す半導体チップの下
地面、下地面の上の第１のアルミ配線面及びその上の第
２のアルミ配線面の平面図である。この実施例は、別の
電源により人出力バッファを動作させる場合である。ま
た、この実施例で、前述の実施例と異なる部分は、第２
図（ｂ）及び（Ｃ）に示すように、配線２１２のＢとＣ
領域と第１の電源ライン２０７のＢ及びプリバッファ用
ＶＤＤライン２０６のＣとでスルーホールを設けること
により、プリバッファ用ＶＤＤ２０６は第一の電源ライ
ン２０６と同電位としたことである。
回路のアートワークの一実施例を示す半導体チップの下
地面，下地面の上の第１のアルミ配線面及びその上の第
２のアルミ配線面の平面図である。この半導体集積回路
のアートワークでは、２電源のあるうちの第２の電源に
より入出力バッファを動作させたものである。このアー
トワークの下地面は、第３図に示した従来例と同じであ
る。また、第２のアルミ配線面には、第１図（Ｃ）に示
すように、入出力ブロックの機能によらずほぼ定まった
アートワークである。さらに、プリバッファ用グランド
ライン１０５，プリバッファ用ＶＤＤライン１０６，第
一ライン１０７，第二電源ライン１０８，外部バッファ
用グランドライン１０９はそれぞれに対応する第１の配
線面の入出力ブロックの同一箇所とをスルーホールを介
して接続することにより電源ラインを形成する。一方、
第２のアルミ配線面は第１図（ｂ）に示すように、配線
１１２を一体化されており、これら配線と第１の配線面
の入出力ブロックとの接続を変更することによりその機
能を変化させることが出来る。例えば、第１図（ａ＞及
び（ｂ）に示すように、Ａの部分にスルーホールを設け
ることにより、第１の配線面の配線１１２と第２の電源
ライン１０８と接続出来る。また、これと同時に、Ｃの
部分にスルーホールを設けることによりプリバッファ用
ＶＤＤライン１０６に電源を供給することが出来る。第
２図（ａ），（ｂ）及び（Ｃ）は本発明の半導体集積回
路のアートワークの他の実施例を示す半導体チップの下
地面、下地面の上の第１のアルミ配線面及びその上の第
２のアルミ配線面の平面図である。この実施例は、別の
電源により人出力バッファを動作させる場合である。ま
た、この実施例で、前述の実施例と異なる部分は、第２
図（ｂ）及び（Ｃ）に示すように、配線２１２のＢとＣ
領域と第１の電源ライン２０７のＢ及びプリバッファ用
ＶＤＤライン２０６のＣとでスルーホールを設けること
により、プリバッファ用ＶＤＤ２０６は第一の電源ライ
ン２０６と同電位としたことである。
以上説明したように本発明の半導体集積回路の１各
アートワークは、プリバッファ用ＶＤＤライン井入出力
バッファを設け、電源を供給されるようにすることによ
り、複数の電源が必要な場合でも、プリバッファ用電源
ラインの幅を細くすることなく電源供給できる効果があ
る。また、同時にメッシュ構造となるため、入出力バツ
ファ側から見た電源インピーダンスが小さく見えるとい
う効果もある。
バッファを設け、電源を供給されるようにすることによ
り、複数の電源が必要な場合でも、プリバッファ用電源
ラインの幅を細くすることなく電源供給できる効果があ
る。また、同時にメッシュ構造となるため、入出力バツ
ファ側から見た電源インピーダンスが小さく見えるとい
う効果もある。
第１図（ａ＞，（ｂ）及び（ｃ）は本発明の半導体集積
回路のアートワークの一実施例を示す半導体チップの下
地面、下地面の上の第１のアルミ配線面及びその上の第
２のアルミ配線面の平面図、第２図（ａ），（ｂ）及び
（ｃ）は本発明の半導体集積回路のアートワークの他の
実施例を示す半導体チップの下地面、下地面の上の第１
のアルミ配線面及びその上の第２のアルミ配線面の平５ ６ 面６」、第３図（ａ），（ｂ）及び（ｃ）は従来の半導
体集積回路のアートワークの一例を示す半導体チップの
下地面、下地面の上の第１のアルミ配線綿織呼びその上
の第２のアルミ配線面である。 １０１，２０１，３０１・・・Ｎチャンネルプリバッフ
ァ、１０２，２０２，３０２・・・Ｐチャンネルプリバ
ッファ、１０３，２０３，３０３・・・Ｐチャンネル外
部バッファ、１０４，２０４，３０４・・・Ｎチャンネ
ル外部バッファ、１０５，２０５，３０５・・・プリバ
ッファ用グランドライン、１０６，２０６・・・プリバ
ッファ用ＶＤＤライン、３０７・・・プリバッファ用第
２電源ライン、１０７，２０７・・・第１の電源ライン
、１０８，２０８・・・第２の電源ライン、３０８・・
・外部バツウア用第１電源ライン、１０８，２０９，３
１０・・・外部バッファ用グランドライン、１１０，２
１０．３１１・・・入出力パッド、１１１，２１１，１
１２，２１２・・・配線。
回路のアートワークの一実施例を示す半導体チップの下
地面、下地面の上の第１のアルミ配線面及びその上の第
２のアルミ配線面の平面図、第２図（ａ），（ｂ）及び
（ｃ）は本発明の半導体集積回路のアートワークの他の
実施例を示す半導体チップの下地面、下地面の上の第１
のアルミ配線面及びその上の第２のアルミ配線面の平５ ６ 面６」、第３図（ａ），（ｂ）及び（ｃ）は従来の半導
体集積回路のアートワークの一例を示す半導体チップの
下地面、下地面の上の第１のアルミ配線綿織呼びその上
の第２のアルミ配線面である。 １０１，２０１，３０１・・・Ｎチャンネルプリバッフ
ァ、１０２，２０２，３０２・・・Ｐチャンネルプリバ
ッファ、１０３，２０３，３０３・・・Ｐチャンネル外
部バッファ、１０４，２０４，３０４・・・Ｎチャンネ
ル外部バッファ、１０５，２０５，３０５・・・プリバ
ッファ用グランドライン、１０６，２０６・・・プリバ
ッファ用ＶＤＤライン、３０７・・・プリバッファ用第
２電源ライン、１０７，２０７・・・第１の電源ライン
、１０８，２０８・・・第２の電源ライン、３０８・・
・外部バツウア用第１電源ライン、１０８，２０９，３
１０・・・外部バッファ用グランドライン、１１０，２
１０．３１１・・・入出力パッド、１１１，２１１，１
１２，２１２・・・配線。
Claims (1)
- 複数の電源線を含む入出力バッファを有する半導体集積
回路において、前記電源線の一つと接続されるプリバッ
ファ用電源線とを備えることを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15761989A JPH0322461A (ja) | 1989-06-19 | 1989-06-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15761989A JPH0322461A (ja) | 1989-06-19 | 1989-06-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0322461A true JPH0322461A (ja) | 1991-01-30 |
Family
ID=15653690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15761989A Pending JPH0322461A (ja) | 1989-06-19 | 1989-06-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322461A (ja) |
-
1989
- 1989-06-19 JP JP15761989A patent/JPH0322461A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2605687B2 (ja) | 半導体装置 | |
| JP4472891B2 (ja) | 電源配線を統合したボールグリッドアレイパッケージ半導体装置 | |
| JPH05183064A (ja) | Ｉｃパッケージ及びその実装方法 | |
| EP0393620A3 (en) | Semiconductor device | |
| JPH0322461A (ja) | 半導体集積回路 | |
| JPH0750708B2 (ja) | 半導体装置 | |
| JPH04349640A (ja) | アナログ・デジタル混在集積回路装置実装体 | |
| JP2900555B2 (ja) | 半導体集積回路 | |
| JPS59100550A (ja) | 半導体装置 | |
| JPS60154644A (ja) | 半導体装置 | |
| JPH0726841Y2 (ja) | 半導体集積回路 | |
| JPH01293647A (ja) | 半導体装置 | |
| JPH0360054A (ja) | ゲートアレイ | |
| JP2003124331A (ja) | 半導体集積回路装置 | |
| KR100282994B1 (ko) | 기능회로를구비한반도체집적회로장치 | |
| JPH081943B2 (ja) | 半導体集積回路パッケージ | |
| JPH0237749A (ja) | マスタースライス型半導体装置 | |
| JPH0322460A (ja) | 半導体集積回路 | |
| JPH09148545A (ja) | 半導体装置 | |
| JPH0774259A (ja) | 半導体記憶装置 | |
| JPS63198364A (ja) | モ−ルド型集積回路 | |
| JPH05102310A (ja) | 半導体集積回路における入出力バツフアーセル | |
| JPH03183158A (ja) | 入出力バツフア回路 | |
| JPH05275534A (ja) | 集積回路装置 | |
| JPH098227A (ja) | 半導体集積回路装置 |