JPH03250656A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH03250656A JPH03250656A JP2045393A JP4539390A JPH03250656A JP H03250656 A JPH03250656 A JP H03250656A JP 2045393 A JP2045393 A JP 2045393A JP 4539390 A JP4539390 A JP 4539390A JP H03250656 A JPH03250656 A JP H03250656A
- Authority
- JP
- Japan
- Prior art keywords
- terminals
- pitch
- patterns
- terminal
- array terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフラットパッケージ集積回路における端子の配
置およびプリント配線板上の配線に関する。
置およびプリント配線板上の配線に関する。
現状一般に用いられているパッケージとして端子を１辺
あたり２列以上に配置した部品は特開昭６３−４８８５
２のように外側にフラットリード、内側に挿入ピンを配
置したものや、特開平１−２３５６０のように上と下の
２列に配置したものがある。
あたり２列以上に配置した部品は特開昭６３−４８８５
２のように外側にフラットリード、内側に挿入ピンを配
置したものや、特開平１−２３５６０のように上と下の
２列に配置したものがある。
端子を１辺あたり２列以上に配置する場合に、内側端子
からのプリント配線パターンを部品外側に引き出した方
が配線を容易に行うことができるが、内側列端子からの
引き出しパターンが通れるように端子ピッチを広げると
全体の端子密度を上げることができず、端子を１辺あた
り２列に配置した効果が小さくなるという問題がある。
からのプリント配線パターンを部品外側に引き出した方
が配線を容易に行うことができるが、内側列端子からの
引き出しパターンが通れるように端子ピッチを広げると
全体の端子密度を上げることができず、端子を１辺あた
り２列に配置した効果が小さくなるという問題がある。
本発明の目的は端子を１辺あたり２列に配置したフラッ
トパッケージ集積回路においてパターン引き呂しを容易
にしながら端子密度を上げることにある。
トパッケージ集積回路においてパターン引き呂しを容易
にしながら端子密度を上げることにある。
上記目的を達成するために、外側列の端子ピッチを内側
列の端子ピッチよりも大きくして外側列端子の取付パタ
ーンの間を内側列端子の引き出しパターンが２本以上通
過できるようにしたものである。
列の端子ピッチよりも大きくして外側列端子の取付パタ
ーンの間を内側列端子の引き出しパターンが２本以上通
過できるようにしたものである。
また、端子密度を上げるためには内側列の端子ピッチを
物理限界まで小さくしたものである。
物理限界まで小さくしたものである。
外側列端子の端子ピッチは内側列端子の端子ピッチより
も大きい。それによって外側列端子の取付パターンの間
を内側列端子の引き呂しパターンが２本以上通過するこ
とができ、内側列端子からの引き出しパターンを全て外
側に取り出せるので、配線が容易になる。
も大きい。それによって外側列端子の取付パターンの間
を内側列端子の引き呂しパターンが２本以上通過するこ
とができ、内側列端子からの引き出しパターンを全て外
側に取り出せるので、配線が容易になる。
以下、本発明の一実施例を第１図〜第３図により説明す
る。
る。
フラットパッケージ集積回路１は外側列端子２と内側列
端子３の２列の端子を有する。内側列端子３のピッチは
物理限界まで小さくし、外側列端子２のピッチは外側列
端子取付パターン４の間を内側列端子の引き比しパター
ン６が２水通過できるように内側列端子３のピッチの２
倍とする。
端子３の２列の端子を有する。内側列端子３のピッチは
物理限界まで小さくし、外側列端子２のピッチは外側列
端子取付パターン４の間を内側列端子の引き比しパター
ン６が２水通過できるように内側列端子３のピッチの２
倍とする。
本実施例によれば内側列端子３からの引き出しパターン
６が全て部品外側に引き呂すことができるので配線が容
易になるという効果がある。また、内側列端子３のピッ
チは物理限界まで小さくしているため端子密度の向上お
よび高密度実装の効果がある。
６が全て部品外側に引き呂すことができるので配線が容
易になるという効果がある。また、内側列端子３のピッ
チは物理限界まで小さくしているため端子密度の向上お
よび高密度実装の効果がある。
本発明によれば、フラットパッケージ集積回路において
プリント配線パターンの引き呂しを容易にしながら端子
密度を最大限に上げることができるので、高密度実装化
の効果がある。
プリント配線パターンの引き呂しを容易にしながら端子
密度を最大限に上げることができるので、高密度実装化
の効果がある。
第１図は本発明の一実施例のフラットパッケージ集積回
路の側面図、第２図は第１図のフラットパッケージ集積
回路の平面図、第３図は第１図のフラットパッケージ集
積回路に対する取付パターンおよび引き出しパターンを
示す図である。 ］、・・・フラットパッケージ集積回路、２・・・外側
列端子、３・・・内側列端子、４・・・外側端子取付パ
ターン、５・・・内側列端子取付パターン、６・・・引
き出しパターン。
路の側面図、第２図は第１図のフラットパッケージ集積
回路の平面図、第３図は第１図のフラットパッケージ集
積回路に対する取付パターンおよび引き出しパターンを
示す図である。 ］、・・・フラットパッケージ集積回路、２・・・外側
列端子、３・・・内側列端子、４・・・外側端子取付パ
ターン、５・・・内側列端子取付パターン、６・・・引
き出しパターン。
Claims (1)
- １、２辺または４辺に端子を有するフラットパッケージ
集積回路において端子を１辺あたり２列以上に配置して
外側列の端子ピッチを内側列の端子ピッチよりも大きく
したことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2045393A JPH03250656A (ja) | 1990-02-28 | 1990-02-28 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2045393A JPH03250656A (ja) | 1990-02-28 | 1990-02-28 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250656A true JPH03250656A (ja) | 1991-11-08 |
Family
ID=12718022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2045393A Pending JPH03250656A (ja) | 1990-02-28 | 1990-02-28 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03250656A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818114A (en) * | 1995-05-26 | 1998-10-06 | Hewlett-Packard Company | Radially staggered bond pad arrangements for integrated circuit pad circuitry |
-
1990
- 1990-02-28 JP JP2045393A patent/JPH03250656A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818114A (en) * | 1995-05-26 | 1998-10-06 | Hewlett-Packard Company | Radially staggered bond pad arrangements for integrated circuit pad circuitry |
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