JPH03263995A - パイロットバーストゲートパルス発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ビデオテープレコーダ（ＶＴＲ）の信号処理
装置に関し、特にＰＡＬ方式の５−ＶＨ８規格に基づく
複合映像信号中のパイロットバースト信号を抽出するの
に適したパイロットバーストゲートパルスの発生装置に
関するものである。

従来の技術 ＰＡＬ方式のＶＨ３規格に基づく複合映像信号中には、
水平同期信号の前端（アクティブエツジ）から４μｓｅ
ｃ遅れたタイミングに４μｓｅｃ幅のバースト信号が含
まれており、バースト信号からさらに所定時間遅れたタ
イミングに映像信号が含まれている。一方、ＰＡＬ方式
の５−ＶＨ３規格に基づく複合映像信号中には、水平同
期信号のアクティブエツジから０．８μｓｅＣ遅れたタ
イミングに２．４ｇｅｃ幅のパイロットバースト信号か
含まれており、このパイロットバースト信号からさらに
所定時間遅れたタイミングに上述のＶＨ３規格と同一の
バースト信号および映像信号が含まれている。

このような５−ＶＨＳ規格による複合映像信号から映像
信号を再生する際には、水平同期信号に基づいたパイロ
ットバーストゲートパルス信号を作成し、このパイロッ
トバーストゲートパルス信号によってパイロットバース
ト信号を抽出する必要がある。

第５図に従来のこの種のパイロットバーストゲートパル
ス発生装置の回路構成の一例を示す。第６図は、第５図
の各部の電圧波形を示すタイムチャートである。

この従来の装置は、入力端子２より入力されるテレビジ
ョン信号の水平同期信号（Ｈｓｓ）のアクティブエツジ
でトリガされ、入力端子１より入力されるクロック信号
の１〜２眉期分のリセットパルス３ａを発生するリセッ
トパルス発生回路３と、リセットパルス３ａかリセット
端子Ｒに入力され、入力端子ｌに入力されるクロック信
号をカウントするカウンタ４と、互いにカップリングさ
れたＮＡＮＤゲート９〜１２から形成され、リセットパ
ルスとしてリセットパルス３ａか印加され、セットパル
スとしてそれぞれインバータ５，６を介してカウンタ４
の第１のデコード出力（Ａ）信号、第２のデコード出力
（Ｂ）信号か印加される第１、第２のラッチ回路７，８
と、第１のラッチ回路７の出力信号７ａを一方の入力端
子に入力し、インバータ１３を介して第２のラッチ回路
８の出力信号８ａを他方の入力端子に入力し、出力信号
（パイロットバーストゲートパルス）Ｐを出力端子１５
へ出力するＡＮＤゲーＨ４から構成されている。

上記構成による動作を第６図に従って説明する。

まず、水平同期信号（Ｈｓｓ）のアクティブエツジが到
来すると、クロック信号１〜２周期分のパルス幅のリセ
ットパルス３ａがリセットパルス発生回路３により発生
され、このリセットパルス３ａによりカウンタ４かリセ
ットされ、以後クロック信号によりカウントか開始され
る。カウンタ４のカウントか第１のデコード値Ａに達し
た時点て第１のラッチ回路７がセットされ、その出力か
０から１に移行し、カウンタ４のカウントか第２のデコ
ード値Ｂに達した時点で第２のラッチ回路８の反転出力
（インバータ１３出力）か１からＯになるので、第１の
ラッチ回路７の出力信号７ａと第２のラッチ回路８の反
転出力信号１３ａとの論理積（正論理）出力によりパイ
ロットバーストゲートパルス信号１５ａが出力される。

しかしながら、以上に示したパイロットバーストゲート
パルス発生装置では、入力の水平同期信号（Ｈｓｓ）の
アクティブエツジからの時間遅れの極めて小さいパイロ
ットバーストゲートパルス（規格では０．８ｔＩｓｅｃ
±０．３．ｃｓｅｃ）を発生させるのい困難があった。

すなわち、テレビジョン信号の複合同期信号から水平同
期信号（Ｈｓｓ）を分離して得る段階でほぼ０．８μｓ
ｅｃ程度は遅れてしまい、もはや同期分離される前の水
平同期信号（Ｈｓｓ）のアクティブエツジに対して０．
８μｓｅｃ遅延したタイミングにパイロットバーストゲ
ートパルスを発生させることはできなかった。

そこで、特願昭６３−２９９７９８号（昭和６３年１１
月２８日）において、このような問題を解決するパイロ
ットバーストゲートパルス発生装置が提案されている。

この発生装置を第７図の回路構成図、第８図の第７図の
要部電圧波形を示すタイムチャートに従って説明する。

なお、第５図の構成と同一の構成には同一の符号を付し
て説明を省略する。

第７図において、１６はディジタルモノマルチバイブレ
ータであり、リセットパルス発生回路３からのリセット
パルス３ａによりトリガされ、クロック信号により水平
同期信号（Ｈｓｓ）の１周期よす短いパルス１６ａを出
力する。このパルス１６ａは１／２分周器１７と第２の
リセットパルス発生回路２４に供給される。１／２分周
器１７は、パルス１６ａの立下りエツジでトリガされ、
パルス１６ａを１／２分周したパルス１７ａを出力し、
また第２のりセットパルス発生回路２４は、パルス１６
ａのアクティブエツジでトリガされ、入力端子ｌより入
力されるクロック信号の１〜２周期分のリセットパルス
２４ａを発生し、第１、第２のラッチ回路７，８ヘリセ
ツトパルスとして供給する。１８．１９は、一方の入力
端子にはリセットパルス３ａが入力され、他方の入力端
子にはそれぞれ１／２分周器１７のパルス１７ａ、１７
ａが入力される第１、第２のＮＡＮＤゲート１８．１９
であり、第２のＮＡＮＤゲーＨ９の出力信号１９ａは第
１のカウンタ２０のリセット端子Ｒに入力され、第１の
ＮＡＮＤゲート１８の出力信号１８ａは第２のカウンタ
２１のリセット端子Ｒに入力される。第１１第２のカウ
ンタ２０．２１は、それぞれリセットパルス１８ａ、１
９ａでリセットされ、入力端子１に入力されるクロック
信号をカウントし、それぞれ第１の値Ａ、Ａ’　に達す
ると、第１のデコード出力（Ａ）、（Ａ’）信号を出力
し、第２の値Ｂ、　　Ｂ’　に達すると第２のデコード
出力（Ｂ）、　　（Ｂ“）信号を出力する。第１のラッ
チ回路７にはセットパルスとして、第１のデコード出力
（Ａ）　、　　（Ａ’　）信号を入力とするＮＯＲゲー
ト２２の出力信号が入力され、第２のラッチ回路８には
セットパルスとして、第２のデコード出力（Ｂ）、（Ｂ
’）信号を入力とするＮＯＲゲート２３の出力信号が入
力される。

上記構成による動作を第８図に従って説明する。

リセットパルス発生回路３により水平同期信号（Ｈｓｓ
）に同期してリセットパルス３ａが発生され、このリセ
ットパルス３ａにトリガされてディジタルモノマルチバ
イブレータ１６によりクロック信号により水平同期信号
（Ｈｓｓ）の１周期より短いパルス１６ａが出力される
と、１／２分周器１７よりパルス１６ａを１／２分周し
たパルス１７ａＳ１７ａが出力され、第１のＮＡＮＤゲ
ート１８、第２のＮＡＮＤゲート１９からリセットパル
ス１８ａ、１９ａが水平同期信号（Ｈｓｓ）に同期して
交互に出力される。第１１第２のカウンタ２０．２１は
、それぞれリセットパルス１８ａ、１９ａでリセットさ
れ、入力端子１に入力されるクロック信号をカウントし
、すなわち２水平同期期間にわたって交′互にカウント
動作を行い、それぞれ第１のデコード値Ａ、Ａ’に達す
ると、第１のデコード出力（Ａ）、　　（Ａ’）信号を
出力し、第２のデコード値Ｂ、　Ｂ’に達すると第２の
デコード出力（Ｂ）、（Ｂ”）信号を出力する。第１、
第２のラッチ回路７，８はそれぞれ第１のデコード出力
（Ａ）、（Ａ’　）信号、第２のデコード出力（Ｂ）、
（Ｂ”）信号でセットされ、またリセットパルス２４ａ
でリセットされる。このとき、第１、第２のカウンタ２
０．２１はＩＨ期間前の水平同期信号（Ｈｓｓ）のアク
ティブエツジによりリセットされ、そこからカウント動
作を開始するため、リセットのタイミングから第１、第
２の値Ａ、Ｂ　（Ａ’　、Ｂ”）に達するまでの時間間
隔は充分長くなり、その間に到来する水平同期信号（Ｈ
ｓｓ）のアクティブエツジから０．８μｓｅｃのタイミ
ングに第１のデコード値Ａ。

Ａｏ　となるように第１、第２のカウンタ２０．２１を
設定すれば、５−ＶＨ３規格に合った各値開（Ａ−Ｂ、
Ａ’　−Ｂ’　間）のみハイレベルとなる正確なパイロ
ットバーストゲートパルスを発生することかてきる。

発明か解決しようとする課題 このように、第５図、第６図に示した従来例においては
、各水平同期信号（Ｈｓｓ）のアクティブエツジから極
わずかたけ遅れたタイミングに安定したパイロットバー
ストゲートパルスを発生させることかできないという問
題があった。

また、第７図、第８図に示した従来例においては、各水
平同期信号（Ｈｓｓ）のアクティブエツジから極わずか
たけ遅れたタイミングに安定したパイロットバーストゲ
ートパルスを発生させることができるものの、カウンタ
が２個必要であり、かつカウントが２水平同期期間にわ
たることから各カウンタの段数も多くなるため、回路規
模が大きくなり、集積回路化に問題があった。

本発明は、上記問題を解決するものであり、各水平同期
信号（Ｈｓｓ）のアクティブエツジから極わずかたけ遅
れたタイミングに安定したパイロットバーストゲートパ
ルスを発生させることかでき、その回路規模を縮小し、
集積回路化に適したパイロットバーストゲートパルス発
生装置を提供することを目的とするものである。

課題を解決するための手段 上記問題を解決するため本発明のパイロットバーストゲ
ートパルス発生装置は、ｌ水平同期期間を１周期として
カウント動作を行う第１のカウンタ手段と、前記第１の
カウンタ手段の第１のカウント周期における第１のカウ
ント値によってカウント動作を開始し、上記第１のカウ
ンタ手段の第２のカウント周期における第２のカウント
値によってカウント動作を停止し、かつ上記第１のカウ
ンタ手段の第２のカウント周期における第１のカウント
値までカウント動作を停止し続ける第２のカウンタ手段
と、前記第２のカウンタ手段の各カウント周期において
予め定められた第１．第２のカウント値に応答してパル
スを発生する発生手段を備えたものである。

また、第２の発明は、水平同期信号に応答してｌ水平同
期期間より短いパルス幅のパルスを発生する第１のパル
ス発生手段と、前記パルスの終端に応答してリセットさ
れ、ｌ水平同期期間をｉｆｆ期としてカウント動作を行
うカウンタ手段と、前記カウンタ手段の各カウント周期
において予め定められた第１．第２のカウント値に応答
してパルスを発生する第２のパルス発生手段を備えたも
のである。

作用 上記本発明の構成によれば、第１のカウンタ手段の第１
のカウント周期における第１のカウント値を基準として
、すなわち１水平同期期間だけ前の水平同期信号のアク
ティブエツジより所定時間後に第２のカウンタ手段はカ
ウントを開始し、その間に到来する本来の水平同期信号
のパイロットバーストパルスに合致したカウント値に応
答したパイロットバーストゲートパルスが発生される。

また第２の発明の構成によれば、第１のパルス発生手段
のパルス終端を基準として、すなわちｌ水平同期期間だ
け前の水平同期信号のアクティブエツジより所定時間後
にカウンタ手段はカウントを開始し、その間に到来する
本来の水平同期信号のパイロットバーストパルスに合致
したカウント値に応答したパイロットバーストゲートパ
ルスが発生される。

よって、基準となるｌ水子期間前の水平同期信号とパイ
ロットバーストゲートパルスとの間に充分な時間間隔を
とることかでき、この時間間隔内に本来の水平同期信号
か到来するため、本来の水平同期信号のアクティブエツ
ジから極わずかたけ遅れたタイミングに安定したパイロ
ットバーストゲートパルスを発生させることができる。

しかも、上記作用を１水平同期期間を１周期としてカウ
ント動作を行うカウンタ手段で実現できるから、カウン
タの段数を少なくてき、回路規模を小さくし、集積回路
化に適したパイロットバーストゲートパルス発生装置が
得られる。

実施例 以下、本発明の一実施例を図面に基づいて説明する。な
お、従来例の第５図、第７図と同一の構成には同一の符
号を付して説明を省略する。

第１図は回路構成図、第２図は第１図の要部電圧波形を
示すタイムチャートである。

リセットパルス３ａがリセット端子Ｒに入力され、入力
端子ｌに入力されるクロック信号をカウントする第１の
カウンタ２５と、第１のラッチ回路７の出力信号７ａを
一方の入力端子に入力し、インバータ１３を介して第２
のラッチ回路８の出力信号８ａを他方の入力端子に入力
するＯＲゲート４４と、ＯＲゲート４４の出力信号４４
ａかりセット端子Ｒに入力され、入力端子１に入力され
るクロック信号をカウントする第２のカウンタ２８か設
けられ、さらに互いにカップリングされたＮＡＮＤゲー
ト３１〜３４から形成され、リセットパルスとしてＡＮ
Ｄゲート１４の出力信号１４ａが印加され、セットパル
スとしてそれぞれインバータ３５．３６を介して第２の
カウンタ２８の第１のデコード出力（Ｃ）信号、第２の
デコード出力（Ｄ）信号が印加される第３、第４のラッ
チ回路２９．３０と、第３のラッチ回路２９の出力信号
２９ａを一方の入力端子に入力し、インバータ３７を介
して第４のラッチ回路３０の出力信号３０ａを他方の入
力端子に入力し、出力信号（パイロットバーストゲート
パルス）３８ａを出力端子３９へ出力するＡＮＤゲート
３８か付加されている。

上記構成による動作を第２図のタイムチャートに従って
説明する。

まずリセットパルス発生回路３は水平同期信号（Ｈｓｓ
）のアクティブエツジでトリガされ、クロック信号の１
〜２周期分のパルス幅のリセットパルス３ａを発生する
。第１のカウンタ２５は、このリセットパルス３ａによ
りリセットされ、クロック信号をカウントする。この第
１のカウンタ２５の第１のデコード値Ａは、水平同期信
号（Ｈｓｓ）より前のタイミングに設定され、第２のデ
コード値Ｂは、水平同期信号（Ｈｓｓ）より後のタイミ
ングに設定されている。第１のラッチ回路７により第１
のデコード値Ａでハイレベルとなり、リセットパルス３
ａてローレベルとなる出力パルス７ａが得られ、一方イ
ンバータ１３の出力には、第２のラッチ回路８によりリ
セットパルス３ａに同期してハイレベルとなり、第２の
デコード値Ｂに同期してローレベルとなる出力パルス１
３ａが得られ、０Ｒゲート４４により、水平同期信号（
Ｈｓｓ）を充分にカバーするパルス出力信号４４ａか得
られる。

このパルス出力信号４４ａは第２のカウンタ２８のリセ
ット端子Ｒに入力され、第２のカウンタ２８はこの信号
によりリセットか解除され、クロック信号をカウントす
る。第２図から明らかなように、第２のカウンタ２８の
リセットが解除されるタイミングはパルス出力信号４４
ａのアクティブエツジと一致しており、かつ第１のカウ
ンタ２５の第１のデコード値Ａで決まる。したかって、
第２のカウンタ２８は、第１のカウンタ２５の第１のデ
コード値Ａ以降の値をカウントし続ける。そしてパルス
出力信号４４ａの立下りエツジでリセットされると、次
のアクティブエツジによってリセットか解除されるまで
リセット状態を続ける。

そして第２のカウンタ２８の第１、第２のデコード値Ｃ
，Ｄを適切に設定しておけば、第１、第２のデコード値
Ｃ，Ｄに達した時点で、それぞれインバータ３５．３６
を介して第３、第４のラッチ回路２９、３０がセットさ
れ、第３のラッチ回路２９の出力パルス２９ａと、第４
のラッチ回路３０の出力をインバータ３７て反転したパ
ルス３７ａとをＡＮＤゲート３８に入力すると、出力端
子３９に第２のカウンタ２８の第１、第２のデコード値
Ｃ，Ｄで決まるパイロットバーストゲートパルスを出力
することができる。

このように、パイロットバーストゲートパルスは、ＩＨ
期間前の水平同期信号（Ｈｓｓ）のアクティブエツジか
らカウントを開始した第１、第２のカウンタ２５．２８
のデコード値によって決まるため、第２のカウンタ２８
の第１、第２のデコード値Ｃ９Ｄを適切に設定すれば、
本来の水平同期信号（ＨＳＳ）のアクティブエツジから
極めてわずか、たとえば０．８μｓｅｃだけおくれたタ
イミングに、正確なパイロットバーストゲートパルスを
発生させることかできる。しかも第１のカウンタ２５は
ＩＨ切期間周期と・するカウント動作を行い、第２のカ
ウンタ２８はＩＨ切期間りさらに短い期間を周期とする
カウント動作を行うため、２Ｈ期間の周期でカウント動
作を行う場合に比較してカウンタの段数を少なくするこ
とかでき、よって回路規模を縮小することがてき、集積
回路化を容易にすることができる。

次に、本発明の第２の実施例を第３図の回路構成図、第
４図のタイムチャートに従って説明する。

第３図において、４０は水平同期信号（Ｈｓｓ）をトリ
ガ信号とし、入力端子１より入力されるクロック信号の
１〜２周期分のパルス幅のスタートパルス４０ａを発生
するスタートパルス発生回路、４１はこのスタートパル
ス４０ａによりリセットされ、クロック信号にしたがっ
てＩＨ切期間り短い所定幅のパルス４１ａを出力するデ
ィジタルモノマルチバイブレータ、４２はこのパルス４
１ａの立下りエツジでトリガされ、クロック信号の１〜
２周期分のリセットパルス４２ａを発生するリセットパ
ルス発生回路であり、さらにこのリセットパルス４２ａ
かリセット端子Ｒに入力され、入力端子ｌに入力される
クロック信号をカウントするカウンタ４３と、インバー
タ５．６と、第１、第２のラッチ回路７゜８と、インバ
ータ１３と、出力端子１５とを備えている。

上記構成による動作を第４図にしたかって説明する。

スタートパルス発生回路４０により、水平同期信号（Ｈ
ｓｓ）に同期したクロック信号の１〜２周期分のパルス
幅のスタートパルス４０ａが発生し、ディジタルモノマ
ルチバイブレータ４１により、このスタートパルス４０
ａに同期したＩＨ期間より短い所定幅のパルス４１ａが
出力され、リセットパルス発生回路４２により、このパ
ルス４１ａの立下りエツジでトリガされた、クロック信
号の１〜２周期分のリセットパルス４２ａが発生する。

カウンタ４３は、このリセットパルス４２ａでリセット
された後、入力端子ｌに入力されるクロック信号のカウ
ントを開始し、カウンタ４３のデコード値Ａ、Ｂに到達
すると、インバータ５，６を介して第１、第２のラッチ
回路７，８にそれぞれセットパルスが供給され、第１の
ラッチ回路７の出力信号７ａとしてカウンタ４３の第１
のデコード値Ａのタイミングで立上り、リセットパルス
４２ａに同期して立下るパルスか得られ、第２のラッチ
回路８の出力信号８ａとしてカウンタ４３の第２のデコ
ード値Ｂのタイミングで立上り、リセットパルス４２ａ
に同期して立下るパルスか得られる。よって、インバー
タ１３とＡＮＤゲーＨ４によりカウンタ４３のデコード
値Ａ。

Ｂによって決まるパルス幅を持ったパイロットバースト
ゲートパルス１４ａが得られる。

このように、カウンタ４３は、ＩＨ前の水平同期信号（
Ｈｓｓ）のアクティブエツジを基準にしてディジタルモ
ノマルチバイブレータ４１で決まる時間のタイミングで
リセットされ、クロック信号のカウントを開始すること
から、カウンタ４３のデコード値Ａ、Ｂを適切に設定す
れば、本来の水平同期信号（Ｈｓｓ）のアクティブエツ
ジから極わずかに遅れたタイミング、たとえば０．８Ｉ
ｌｓｅｃ遅れたタイミングにパイロットバーストゲート
パルスを発生させることができる。しかも、１個のカウ
ンタ４３を使用するだけで上記機能を実現でき、このカ
ウンタ４３もＩＨ期間を周期としてカウント動作を繰り
返すから、カウンタ段数も少なくでき、スタートパルス
発生回路４０、ディジタルモノマルチバイブレータ４１
の回路規模が小さいことを考え合わすと、全体の回路規
模を小さくすることかでき、集積回路化に適したパイロ
ットバーストゲートパルス発生装置を実現できる。

なお、上記実施例ではいずれも、全ての機能をいわゆる
論理回路で構成したか、マイクロコンピュータなどを用
いて、一部あるいは全ての回路機能をソフトウェアで実
現してもよいことは言うまでもない。

発明の詳細 な説明したように本発明によれば、ｌ水平同期期間だけ
前の水平同期信号のアクティブエツジを基準にしてパイ
ロットバーストゲートパルスを発生させることができ、
よって基準となる１水平同期期間前の水平同期信号とパ
イロットバーストゲートパルスとの間に充分な時間間隔
をとることができ、この時間間隔内に本来の水平同期信
号が到来するため、本来の水平同期信号のアクティブエ
ツジから極わずかたけ遅れたタイミングに、安定したパ
イロットバーストゲートパルスを発生させることができ
る。このため、仮りに複合映像信号から水平同期信号を
分離する段階で水平同期信号か大きく遅延しても、分離
する前の水平同期信号のエツジに対してわずかに遅れた
位置に安定なパイロットバーストゲートパルスを発生さ
せることができ、映像信号処理回路の精度を大幅に高め
ることができる。またこのように、同期分離回路での信
号の遅延にかかわらず、常に正確で安定なパイロットバ
ーストゲートパルスを発生させることができるから、従
来から使用されている同期分離回路をそのまま使用する
ことかでき、ＶＴＲなどの映像機器全体の生産性の向上
とコストの低減を図ることかできる。

しかも、上記機能を１水平期間を１周期としてカウント
動作を行うカウンタ手段で実現できるから、回路規模を
小さくし、集積回路化に適したパイロットバーストゲー
トパルス発生装置を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるパイロットバースト
ゲートパルス発生装置の回路構成図、第２図は第１図の
要部の電圧波形を示すタイムチャート、第３図は本発明
の別の実施例におけるパイロットバーストゲートパルス
発生装置の回路構成図、第４図は第３図の要部の電圧波
形を示すタイムチャート、第５図は従来のパイロットバ
ーストゲートパルス発生装置の回路構成図、第６図は第
５図の要部の電圧波形を示すタイムチャート、第７図は
本発明の先行発明であるパイロットバーストゲートパル
ス発生装置の回路構成図、第８図は第７図の要部の電圧
波形を示すタイムチャートである。 １・・・クロック信号の入力端子、２・・・水平同期信
号（Ｈｓｓ）の入力端子、３．４２・・・リセットパル
ス発生回路、７．　８．２９．３０・・・ラッチ回路、
２５．２８゜４３・・・カウンタ、１５．３９・・・パ
イロットバーストゲートパルスの出力端子、４０・・・
スタートパルス発生回路、４１・・・ディジタルモノマ
ルチバイブレータ。

Claims (1)

1. 【特許請求の範囲】 １、１水平同期期間を１周期としてカウント動作を行う
   第１のカウンタ手段と、前記第１のカウンタ手段の第１
   のカウント周期における第１のカウント値によってカウ
   ント動作を開始し、上記第１のカウンタ手段の第２のカ
   ウント周期における第２のカウント値によってカウント
   動作を停止し、かつ上記第１のカウンタ手段の第２のカ
   ウント周期における第１のカウント値までカウント動作
   を停止し続ける第２のカウンタ手段と、前記第２のカウ
   ンタ手段の各カウント周期において予め定められた第１
   、第２のカウント値に応答してパルスを発生する発生手
   段を備えたパイロットバーストゲートパルス発生装置。 ２、水平同期信号に応答して１水平同期期間より短いパ
   ルス幅のパルスを発生する第１のパルス発生手段と、前
   記パルスの終端に応答してリセットされ、１水平同期期
   間を１周期としてカウント動作を行うカウンタ手段と、
   前記カウンタ手段の各カウント周期において予め定めら
   れた第１、第２のカウント値に応答してパルスを発生す
   る第２のパルス発生手段を備えたパイロットバーストゲ
   ートパルス発生装置。