JPH03265172A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03265172A JPH03265172A JP6272690A JP6272690A JPH03265172A JP H03265172 A JPH03265172 A JP H03265172A JP 6272690 A JP6272690 A JP 6272690A JP 6272690 A JP6272690 A JP 6272690A JP H03265172 A JPH03265172 A JP H03265172A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
半導体装置の製造方法、特に、ＭＯ３型トランジスタの
ゲート絶縁膜の形成方法に関し、欠陥が少なく、しかも
、膜厚が均一であるゲート絶縁膜を経済的負担を増加さ
せることなく製造しうる方法を提供することを目的とし
、酸化シリコン膜、窒化シリコン膜、または、酸窒化シ
リコン膜上に半導体層を形成し、この半導体層にフッ素
イオン、塩素イオン、または、臭素イオンをイオン注入
し、熱処理を施し、前記のフッ素、塩素、または、臭素
を前記の酸化シリコン腹、窒化シリコン膜、または、酸
窒化シリコン膜中に拡散するように構成する。
ゲート絶縁膜の形成方法に関し、欠陥が少なく、しかも
、膜厚が均一であるゲート絶縁膜を経済的負担を増加さ
せることなく製造しうる方法を提供することを目的とし
、酸化シリコン膜、窒化シリコン膜、または、酸窒化シ
リコン膜上に半導体層を形成し、この半導体層にフッ素
イオン、塩素イオン、または、臭素イオンをイオン注入
し、熱処理を施し、前記のフッ素、塩素、または、臭素
を前記の酸化シリコン腹、窒化シリコン膜、または、酸
窒化シリコン膜中に拡散するように構成する。
〔産業上の利用分野］
本発明は、半導体装置の製造方法、特に、ＭＯ３型トラ
ンジスタのゲート絶縁膜の形成方法に関する。
ンジスタのゲート絶縁膜の形成方法に関する。
欠陥が少なく信頼性の高いゲート絶縁膜を形成する方法
として、酸素に塩素系ガスを混入した混合カス中におい
てシリコン基板を熱酸化して二酸化シリコン絶縁膜を形
成する塩＃酸化法が知られている、酸素中に混入された
塩素系ガスのゲッタリング効果によって、二酸化シリコ
ン絶縁膜中の不純物や欠陥が除去され、良質の絶縁膜が
形成されるものである。
として、酸素に塩素系ガスを混入した混合カス中におい
てシリコン基板を熱酸化して二酸化シリコン絶縁膜を形
成する塩＃酸化法が知られている、酸素中に混入された
塩素系ガスのゲッタリング効果によって、二酸化シリコ
ン絶縁膜中の不純物や欠陥が除去され、良質の絶縁膜が
形成されるものである。
ところで、塩酸酸化法に使用される装置は、塩素系ガス
を含む排ガスを廃棄するための特別な処理装置等が必要
になるため、装置が大型になり、経済的負担が増大する
と云う欠点がある。また、シリコン基板に接触する塩素
系ガスの濃度が基板面内において均一にはならないため
、二酸化シリコン膜の膜厚が不均一に戒長し、また、二
酸化シリコン膜中の塩素の量が不均一になるという欠点
がある。
を含む排ガスを廃棄するための特別な処理装置等が必要
になるため、装置が大型になり、経済的負担が増大する
と云う欠点がある。また、シリコン基板に接触する塩素
系ガスの濃度が基板面内において均一にはならないため
、二酸化シリコン膜の膜厚が不均一に戒長し、また、二
酸化シリコン膜中の塩素の量が不均一になるという欠点
がある。
本発明の目的は、これらの欠点を解消することにあり、
欠陥が少なく、しかも、膜厚が均一であるゲート絶縁膜
を経済的負担を増加させることなく製造しうる方法を提
供することにある。
欠陥が少なく、しかも、膜厚が均一であるゲート絶縁膜
を経済的負担を増加させることなく製造しうる方法を提
供することにある。
上記の目的は、酸化シリコン膜、窒化シリコン膜、また
は、酸窒化シリコン膜（２）上に半導体層（３）を形成
し、この半導体層（３）にフッ素イオン、塩素イオン、
または、臭素イオンをイオン注入し、熱処理を施し、前
記のフッ素、塩素、または、臭素を前記の酸化シリコン
膜、窒化シリコン膜、または、酸窒化シリコン膜（２）
中に拡散する工程を有する半導体装置の製造方法によっ
て達成される。
は、酸窒化シリコン膜（２）上に半導体層（３）を形成
し、この半導体層（３）にフッ素イオン、塩素イオン、
または、臭素イオンをイオン注入し、熱処理を施し、前
記のフッ素、塩素、または、臭素を前記の酸化シリコン
膜、窒化シリコン膜、または、酸窒化シリコン膜（２）
中に拡散する工程を有する半導体装置の製造方法によっ
て達成される。
酸化シリコン膜、窒化シリコン膜、または、酸窒化シリ
コン膜を、塩素系ガスを混入することなく、通常の熱酸
化法またはＣＶＤ法を使用して形成することができるの
で、これらの絶縁膜のｙ厚は均一に形成される。この均
一な膜厚を有する絶縁膜上に半導体層を形成してフッ素
イオン、塩素イオン、または、臭素イオンをイオン注入
し、熱処理を施すことによって、所望の量のフッ素、塩
素、または、臭素が絶縁膜中に均一に拡散し、そのゲッ
タリング効果によって絶縁膜中に存在する欠陥が除去さ
れ、膜厚が均一で信頼性の高い絶縁膜が経済的負担を増
大することなく形成される。
コン膜を、塩素系ガスを混入することなく、通常の熱酸
化法またはＣＶＤ法を使用して形成することができるの
で、これらの絶縁膜のｙ厚は均一に形成される。この均
一な膜厚を有する絶縁膜上に半導体層を形成してフッ素
イオン、塩素イオン、または、臭素イオンをイオン注入
し、熱処理を施すことによって、所望の量のフッ素、塩
素、または、臭素が絶縁膜中に均一に拡散し、そのゲッ
タリング効果によって絶縁膜中に存在する欠陥が除去さ
れ、膜厚が均一で信頼性の高い絶縁膜が経済的負担を増
大することなく形成される。
以下、図面を参照しつ装、本発明の一実施例に係るＭＯ
Ｓ型ダイオードの製造方法について説明する。
Ｓ型ダイオードの製造方法について説明する。
第１図（ａ）参照
シリコン基板１上に通常の熱酸化により８５人厚の二酸
化シリコンＭ２を形成する。
化シリコンＭ２を形成する。
第１図（ｂ）参照
ＣＶＤ法を使用し、３．０００λ厚の多結晶シリコン層
３を形成する。
３を形成する。
第１図（Ｃ）参照
ヒ素イオンを打ち込みエネルギー１００ＫｅＶ、ドーズ
量３ Ｘ １０１５ｃｍ−”をもってイオン注入し、次
いで、三フン化ホウ素（ＢＦ、）をイオン化して抽出し
たフッ素イオンを打ち込みエネルギー６０ＫｅＶ、ドー
ズｉｉ Ｉ Ｘ １０１５ｃｖ−２をもってイオン注入
する。なお、ヒ素イオンをイオン注入する目的は、多結
晶シリコン層３を導電性のゲート電極にするためである
。
量３ Ｘ １０１５ｃｍ−”をもってイオン注入し、次
いで、三フン化ホウ素（ＢＦ、）をイオン化して抽出し
たフッ素イオンを打ち込みエネルギー６０ＫｅＶ、ドー
ズｉｉ Ｉ Ｘ １０１５ｃｖ−２をもってイオン注入
する。なお、ヒ素イオンをイオン注入する目的は、多結
晶シリコン層３を導電性のゲート電極にするためである
。
第１図（ｄ）参照
次いで、８５０°Ｃの温度において１２０分間熱処理を
施し、多結晶シリコンＪｉ３をゲート電極とし、二酸化
シリコン膜２をゲート絶縁膜とするＭＯＳダイオードを
形成する。
施し、多結晶シリコンＪｉ３をゲート電極とし、二酸化
シリコン膜２をゲート絶縁膜とするＭＯＳダイオードを
形成する。
第２図参照
第２図は、前記の工程をもって製造されたＭＯＳダイオ
ードの深さ方向に対するヒ素・フッ素及び酸素の二次イ
オンカウント数を示す。この図から明らかなように、二
酸化シリコン膜中にフッ素が十分導入されている。
ードの深さ方向に対するヒ素・フッ素及び酸素の二次イ
オンカウント数を示す。この図から明らかなように、二
酸化シリコン膜中にフッ素が十分導入されている。
第３図参照
第３図は、前記のＭＯＳダイオードのＦｏｗｌｅｒＮｏ
ｒｄｈｅｉ＋ｎ ）ンネル電流によるストレス発生後の
フラットバンド電圧のシフト量と二酸化シリコン膜中の
フッ素イオン注入量との関係を示す。この図から明らか
なように、二酸化シリコン膜中にフッ素が十分導入され
ていればフラットバンド電圧のシフト量が少なくなる。
ｒｄｈｅｉ＋ｎ ）ンネル電流によるストレス発生後の
フラットバンド電圧のシフト量と二酸化シリコン膜中の
フッ素イオン注入量との関係を示す。この図から明らか
なように、二酸化シリコン膜中にフッ素が十分導入され
ていればフラットバンド電圧のシフト量が少なくなる。
フラットバンド電圧のシフト量が少ないということは、
素子特性が安定していることを表している。
素子特性が安定していることを表している。
なお、イオン注入するイオンとしては、フッ素イオンの
外、塩素イオン、または、臭素イオンを使用してもよい
。
外、塩素イオン、または、臭素イオンを使用してもよい
。
また、フッ素イオン、塩素イオン、または、臭素イオン
をイオン注入して熱処理を施した後に、ヒ素イオンをイ
オン注入して熱処理を施してもよく、または、逆にヒ素
イオンをイオン注入して熱処理を施した後に、フッ素イ
オン、塩素イオン、または、臭素イオンをイオン注入し
て熱処理を施してもよい。
をイオン注入して熱処理を施した後に、ヒ素イオンをイ
オン注入して熱処理を施してもよく、または、逆にヒ素
イオンをイオン注入して熱処理を施した後に、フッ素イ
オン、塩素イオン、または、臭素イオンをイオン注入し
て熱処理を施してもよい。
また、ゲート絶縁膜を窒化シリコン膜、＃窒化シリコン
膜、または、酸化シリコン膜と窒化シリコン膜との積層
膜をもって形成した場合にも、フッ素イオン、塩素イオ
ン、または、臭素イオンをイオン注入することによって
酸化シリコン膜の場合と同一の効果が得られる。
膜、または、酸化シリコン膜と窒化シリコン膜との積層
膜をもって形成した場合にも、フッ素イオン、塩素イオ
ン、または、臭素イオンをイオン注入することによって
酸化シリコン膜の場合と同一の効果が得られる。
以上説明せるとおり、本発明に係る半導体装置の製造方
法においては、通常の熱酸化法またはＣＶＤ法を使用し
て形成した膜厚が均一な酸化シリコン膜、窒化シリコン
膜、または、酸窒化シリコン膜上に半導体層を形成し、
フッ素イオン、塩素イオン、または、臭素イオンをイオ
ン注入して熱処理を施すことによって、膜厚が均一であ
る酸化シリコン膜、窒化シリコン膜、または、＃窒化シ
リコン膜中にフッ素、塩素、または、臭素が十分拡散し
、そのゲッタリング効果によってそれらの膜の欠陥が除
去されるため、膜厚が均一で欠陥の少ない絶縁膜が形成
される。この絶縁膜をＭＯ３型トランジスタのゲート絶
縁膜として使用すれば、トランジスタの特性は安定化し
、信頼性が著しく向上する。
法においては、通常の熱酸化法またはＣＶＤ法を使用し
て形成した膜厚が均一な酸化シリコン膜、窒化シリコン
膜、または、酸窒化シリコン膜上に半導体層を形成し、
フッ素イオン、塩素イオン、または、臭素イオンをイオ
ン注入して熱処理を施すことによって、膜厚が均一であ
る酸化シリコン膜、窒化シリコン膜、または、＃窒化シ
リコン膜中にフッ素、塩素、または、臭素が十分拡散し
、そのゲッタリング効果によってそれらの膜の欠陥が除
去されるため、膜厚が均一で欠陥の少ない絶縁膜が形成
される。この絶縁膜をＭＯ３型トランジスタのゲート絶
縁膜として使用すれば、トランジスタの特性は安定化し
、信頼性が著しく向上する。
第１図（ａ）（ｂ）（ｃ）（ｄ）は、本発明の一実施例
に係るＭＯＳダイオードの製造工程図である。 第２図は、絶縁膜中のヒ素とフッ素と酸素との二次イオ
ンカウント数とエツチング時間との関係を示すグラフで
ある。 第３図は、フラットバンド電圧のシフト量とフッ素イオ
ン注入量との関係を示す図である。 ｌ・・・シリコン基板、 ２・・・酸化シリコン膜、窒化シリコン膜または酸窒化
シリコン膜、 ３・・・多結晶シリコン層。
に係るＭＯＳダイオードの製造工程図である。 第２図は、絶縁膜中のヒ素とフッ素と酸素との二次イオ
ンカウント数とエツチング時間との関係を示すグラフで
ある。 第３図は、フラットバンド電圧のシフト量とフッ素イオ
ン注入量との関係を示す図である。 ｌ・・・シリコン基板、 ２・・・酸化シリコン膜、窒化シリコン膜または酸窒化
シリコン膜、 ３・・・多結晶シリコン層。
Claims (1)
- 【特許請求の範囲】 酸化シリコン膜、窒化シリコン膜、または、酸窒化シリ
コン膜（２）上に半導体層（３）を形成し、 該半導体層（３）にフッ素イオン、塩素イオン、または
、臭素イオンをイオン注入し、熱処理を施し、 前記フッ素、塩素、または、臭素を前記酸化シリコン膜
、窒化シリコン膜、または、酸窒化シリコン膜（２）中
に拡散する 工程を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6272690A JPH03265172A (ja) | 1990-03-15 | 1990-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6272690A JPH03265172A (ja) | 1990-03-15 | 1990-03-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03265172A true JPH03265172A (ja) | 1991-11-26 |
Family
ID=13208657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6272690A Pending JPH03265172A (ja) | 1990-03-15 | 1990-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03265172A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04157765A (ja) * | 1990-10-20 | 1992-05-29 | Nippon Telegr & Teleph Corp <Ntt> | 絶縁ゲート型電界効果トランジスタ及びその製法 |
| JPH1140803A (ja) * | 1997-07-15 | 1999-02-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| WO2012062791A1 (en) * | 2010-11-11 | 2012-05-18 | International Business Machines Corporation | Creating anisotrpically diffused junctions in field effect transistor devices |
-
1990
- 1990-03-15 JP JP6272690A patent/JPH03265172A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04157765A (ja) * | 1990-10-20 | 1992-05-29 | Nippon Telegr & Teleph Corp <Ntt> | 絶縁ゲート型電界効果トランジスタ及びその製法 |
| JPH1140803A (ja) * | 1997-07-15 | 1999-02-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| WO2012062791A1 (en) * | 2010-11-11 | 2012-05-18 | International Business Machines Corporation | Creating anisotrpically diffused junctions in field effect transistor devices |
| US8633096B2 (en) | 2010-11-11 | 2014-01-21 | International Business Machines Corporation | Creating anisotropically diffused junctions in field effect transistor devices |
| US8796771B2 (en) | 2010-11-11 | 2014-08-05 | International Business Machines Corporation | Creating anisotropically diffused junctions in field effect transistor devices |
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