JPH0445200Y2 - - Google Patents
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- JPH0445200Y2 JPH0445200Y2 JP16276887U JP16276887U JPH0445200Y2 JP H0445200 Y2 JPH0445200 Y2 JP H0445200Y2 JP 16276887 U JP16276887 U JP 16276887U JP 16276887 U JP16276887 U JP 16276887U JP H0445200 Y2 JPH0445200 Y2 JP H0445200Y2
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- 238000001514 detection method Methods 0.000 claims description 20
- 230000007704 transition Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 3
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案はテストパターン書込み回路に関し、特
にＸ，Ｙの二次元アドレスを有する試験対象メモ
リへのテストパターン書込み回路に関する。
にＸ，Ｙの二次元アドレスを有する試験対象メモ
リへのテストパターン書込み回路に関する。
第２図は試験対象メモリ上のテストパターンを
示すテストパターン表示図である。
示すテストパターン表示図である。
従来、Ｘ，Ｙの二次元アドレスを有する試験対
象メモリのテストパターン、特にEPROMのテス
トパターンとして、第２図に示すように、最小ア
ドレスから最大アドレスまで交互に“０”（第２
図に●印で示す）と“１”（第２図に○印で示す）
にしたチエツカーパターンであるテストパターン
が使用されている。
象メモリのテストパターン、特にEPROMのテス
トパターンとして、第２図に示すように、最小ア
ドレスから最大アドレスまで交互に“０”（第２
図に●印で示す）と“１”（第２図に○印で示す）
にしたチエツカーパターンであるテストパターン
が使用されている。
このテストパターンをEPROMなどの試験対象
メモリに書込む従来のテストパターン書込み方式
は、このテストパターンを別途作成して用意し、
メモリテスタなどでその作成したテストパターン
を使用して、それを試験対象メモリへ書込む方法
を用いている。
メモリに書込む従来のテストパターン書込み方式
は、このテストパターンを別途作成して用意し、
メモリテスタなどでその作成したテストパターン
を使用して、それを試験対象メモリへ書込む方法
を用いている。
上述した従来のテストパターン書込み方式は、
メモリテスタ内のメモリなどにテストパターンを
作成して用意しなければならないため、テストパ
ターンの作成に多大の工数と時間を必要とすると
いう問題点がある。
メモリテスタ内のメモリなどにテストパターンを
作成して用意しなければならないため、テストパ
ターンの作成に多大の工数と時間を必要とすると
いう問題点がある。
また、大容量のテストパターンの場合は、それ
が他のテストパターンなどとともにメモリテスタ
のメモリに入れておくことができないので、外部
に保管したテストパターンを使用時にメモリテス
タ内のメモリに移す必要があり、このために長い
時間がかかるという欠点もある。
が他のテストパターンなどとともにメモリテスタ
のメモリに入れておくことができないので、外部
に保管したテストパターンを使用時にメモリテス
タ内のメモリに移す必要があり、このために長い
時間がかかるという欠点もある。
本考案の目的は、チエツカーパターンであるテ
ストパターンを自動的に書くことができるテスト
パターン書込み回路を提供することである。
ストパターンを自動的に書くことができるテスト
パターン書込み回路を提供することである。
本考案のテストパターン書込み回路は、
(A) Ｘ，Ｙの二次元アドレスで選択される位置に
それぞれ２値信号を記憶でき、すべてのアドレ
スの情報を“１”にした当初の状態から、最小
アドレスから最大アドレスまでの情報を交互に
“０”と“１”にしたテストパターンを書込ん
だ最終の状態に推移する試験対象メモリ、 (B) 最小アドレスから最大アドレスまでを順々に
発生させて、それらのアドレスに情報“０”を
書込む動作を２回実行し、その第１回目の動作
中はＸアドレスの最下位ビツト線だけに平常の
“１”を示すアドレス信号より高い電圧を供給
し、その第２回目の動作中はＹアドレスの最下
位ビツト線だけに平常の“１”を示すアドレス
信号より高い電圧を供給するメモリテスタ、 (C) 前記メモリテスタのＸアドレスの最下位ビツ
ト線を接続して、前記第１回目の書込みで前記
メモリテスタからＸアドレスの最下位ビツト線
だけに供給される平常の“１”を示すアドレス
信号より高い供給電圧を検出して出力するＸ側
高電圧検出回路、 (D) 前記メモリテスタのＹアドレスの最下位ビツ
ト線に接続して、前記第２回目の書込みで前記
メモリテスタからＹアドレスの最下位ビツト線
だけに供給される平常の“１”を示すアドレス
信号より高い供給電圧を検出して出力するＹ側
高電圧検出回路、 (E) 前記Ｘ側高電圧検出回路に出力がある前記第
１回目の書込みでは、前記試験対象メモリのＸ
アドレスの最下位ビツト線に“０”を示す信号
を供給し、前記Ｙ側高電圧検出回路に出力があ
る前記第２回目の書込みでは、前記試験対象メ
モリのＸアドレスの最下位ビツト線に“１”を
示す信号を供給するＸ側最下位信号供給回路、 (F) 前記Ｘ側高電圧検出回路に出力がある前記第
１回目の書込みでは、前記試験対象メモリのＹ
アドレスの最下位ビツト線に“０”を示す信号
を供給し、前記Ｙ側高電圧検出回路に出力があ
る前記第２回目の書込みでは、前記試験対象メ
モリのＹアドレスの最下位ビツト線に“１”を
示す信号を供給するＹ側最下位信号供給回路、 を備えて構成されている。
それぞれ２値信号を記憶でき、すべてのアドレ
スの情報を“１”にした当初の状態から、最小
アドレスから最大アドレスまでの情報を交互に
“０”と“１”にしたテストパターンを書込ん
だ最終の状態に推移する試験対象メモリ、 (B) 最小アドレスから最大アドレスまでを順々に
発生させて、それらのアドレスに情報“０”を
書込む動作を２回実行し、その第１回目の動作
中はＸアドレスの最下位ビツト線だけに平常の
“１”を示すアドレス信号より高い電圧を供給
し、その第２回目の動作中はＹアドレスの最下
位ビツト線だけに平常の“１”を示すアドレス
信号より高い電圧を供給するメモリテスタ、 (C) 前記メモリテスタのＸアドレスの最下位ビツ
ト線を接続して、前記第１回目の書込みで前記
メモリテスタからＸアドレスの最下位ビツト線
だけに供給される平常の“１”を示すアドレス
信号より高い供給電圧を検出して出力するＸ側
高電圧検出回路、 (D) 前記メモリテスタのＹアドレスの最下位ビツ
ト線に接続して、前記第２回目の書込みで前記
メモリテスタからＹアドレスの最下位ビツト線
だけに供給される平常の“１”を示すアドレス
信号より高い供給電圧を検出して出力するＹ側
高電圧検出回路、 (E) 前記Ｘ側高電圧検出回路に出力がある前記第
１回目の書込みでは、前記試験対象メモリのＸ
アドレスの最下位ビツト線に“０”を示す信号
を供給し、前記Ｙ側高電圧検出回路に出力があ
る前記第２回目の書込みでは、前記試験対象メ
モリのＸアドレスの最下位ビツト線に“１”を
示す信号を供給するＸ側最下位信号供給回路、 (F) 前記Ｘ側高電圧検出回路に出力がある前記第
１回目の書込みでは、前記試験対象メモリのＹ
アドレスの最下位ビツト線に“０”を示す信号
を供給し、前記Ｙ側高電圧検出回路に出力があ
る前記第２回目の書込みでは、前記試験対象メ
モリのＹアドレスの最下位ビツト線に“１”を
示す信号を供給するＹ側最下位信号供給回路、 を備えて構成されている。
次に本考案の実施例について図面を参照して説
明する。
明する。
第１図は本考案の一実施例のブロツク図であ
る。
る。
第１図の試験対象メモリ１は、Ｘ，Ｙの二次元
アドレスで選択される位置にそれぞれ２値信号を
記憶でき、すべてのアドレスの情報を“１”にし
た当初の状態で製造されているので、この試験対
象メモリ１を最小アドレスから最大アドレスまで
の情報が交互に“０”と“１”であるテストパタ
ーンを書込んだ最終の状態にする動作が以下に説
明するように行われる。
アドレスで選択される位置にそれぞれ２値信号を
記憶でき、すべてのアドレスの情報を“１”にし
た当初の状態で製造されているので、この試験対
象メモリ１を最小アドレスから最大アドレスまで
の情報が交互に“０”と“１”であるテストパタ
ーンを書込んだ最終の状態にする動作が以下に説
明するように行われる。
まず、メモリテスタ２は、最小アドレスから最
大アドレスまでを順々に発生させ、それらのアド
レスに情報“０”を書込む動作を２回実行する
が、その第１回目の動作中はＸアドレスの最下位
ビツト線AX0だけに平常の“１”を示すアドレス
信号の電圧5Vより高い電圧9Vを供給し、その第
２回目の動作中はＹアドレスの最下位ビツト線
AY0だけに平常の“１”を示すアドレス信号の電
圧5Vより高い電圧9Vを供給する。
大アドレスまでを順々に発生させ、それらのアド
レスに情報“０”を書込む動作を２回実行する
が、その第１回目の動作中はＸアドレスの最下位
ビツト線AX0だけに平常の“１”を示すアドレス
信号の電圧5Vより高い電圧9Vを供給し、その第
２回目の動作中はＹアドレスの最下位ビツト線
AY0だけに平常の“１”を示すアドレス信号の電
圧5Vより高い電圧9Vを供給する。
Ｘアドレス最下位回路X0にあるＸ側高電圧検
出回路３は、メモリテスタ２のＸアドレスの最下
位ビツト線AX0に接続しており、第１回目の書込
みでメモリテスタ２からＸアドレスの最下位ビツ
ト線AX0だけに供給される平常の“１”を示すア
ドレス信号の電圧5Vより高い供給電圧9Vを検出
して“１”を示す信号を出力する。
出回路３は、メモリテスタ２のＸアドレスの最下
位ビツト線AX0に接続しており、第１回目の書込
みでメモリテスタ２からＸアドレスの最下位ビツ
ト線AX0だけに供給される平常の“１”を示すア
ドレス信号の電圧5Vより高い供給電圧9Vを検出
して“１”を示す信号を出力する。
一方、Ｙアドレス最下位回路Y0にあるＹ側高
電圧検出回路４は、メモリテスタ２のＹアドレス
の最下位ビツト線AY0に接続しており、第２回目
の書込みでメモリテスタ２からＹアドレスの最下
位ビツト線AY0だけに供給される平常の“１”を
示すアドレス信号の電圧5Vより高い供給電圧9V
を検出して“１”を示す信号を出力する。
電圧検出回路４は、メモリテスタ２のＹアドレス
の最下位ビツト線AY0に接続しており、第２回目
の書込みでメモリテスタ２からＹアドレスの最下
位ビツト線AY0だけに供給される平常の“１”を
示すアドレス信号の電圧5Vより高い供給電圧9V
を検出して“１”を示す信号を出力する。
これらにより、Ｘアドレス最下位回路X0にあ
るＸ側最下位信号供給回路５は、Ｘ側高電圧検出
回路３に出力がある第１回目の書込みでは、“１”
を示すＸ側高電圧検出回路３の出力が否定回路を
通つて“０”になり、これが論理積回路の入力に
供給されるので、論理積回路の否定出力である
aX0は“１”を示し、さらに次の否定回路を通つ
たX0は“０”を示すこととなり、試験対象メモ
リ１のＸアドレスの最下位ビツト線に“０”を示
す信号を供給する。
るＸ側最下位信号供給回路５は、Ｘ側高電圧検出
回路３に出力がある第１回目の書込みでは、“１”
を示すＸ側高電圧検出回路３の出力が否定回路を
通つて“０”になり、これが論理積回路の入力に
供給されるので、論理積回路の否定出力である
aX0は“１”を示し、さらに次の否定回路を通つ
たX0は“０”を示すこととなり、試験対象メモ
リ１のＸアドレスの最下位ビツト線に“０”を示
す信号を供給する。
また、Ｘ側最下位信号供給回路５は、Ｙ側高電
圧検出回路４に出力がある第２回目の書込みで
は、“１”を示すＹ側高電圧検出回路４の出力が
論理和回路を通つて“１”が論理積回路の入力に
供給され、他方で“０”を示すＸ側高電圧検出回
路３の出力が否定回路を通つて“１”が論理積回
路の入力に供給されるので、論理積回路の否定出
力であるX0は“０”を示し、さらに次の否定回
路を通つたX0は“１”を示すこととなり、試験
対象メモリ１のＸアドレスの最下位ビツト線に
“１”を示す信号を供給する。
圧検出回路４に出力がある第２回目の書込みで
は、“１”を示すＹ側高電圧検出回路４の出力が
論理和回路を通つて“１”が論理積回路の入力に
供給され、他方で“０”を示すＸ側高電圧検出回
路３の出力が否定回路を通つて“１”が論理積回
路の入力に供給されるので、論理積回路の否定出
力であるX0は“０”を示し、さらに次の否定回
路を通つたX0は“１”を示すこととなり、試験
対象メモリ１のＸアドレスの最下位ビツト線に
“１”を示す信号を供給する。
一方、Ｙアドレス最下位回路Y0にあるＹ側最
下位信号供給回路６は、Ｘ側高電圧検出回路３に
出力がある第１回目の書込みでは、“１”を示す
Ｘ側高電圧検出回路３の出力が否定回路を通つて
“０”になり、これが論理積回路の入力に供給さ
れるので、論理積回路の否定出力であるY0は
“１”を示し，さらに次の否定回路を通つたY0は
“０”を示すこととなり、試験対象メモリ１のＹ
アドレスの最下位ビツト線に“０”を示す信号を
供給する。
下位信号供給回路６は、Ｘ側高電圧検出回路３に
出力がある第１回目の書込みでは、“１”を示す
Ｘ側高電圧検出回路３の出力が否定回路を通つて
“０”になり、これが論理積回路の入力に供給さ
れるので、論理積回路の否定出力であるY0は
“１”を示し，さらに次の否定回路を通つたY0は
“０”を示すこととなり、試験対象メモリ１のＹ
アドレスの最下位ビツト線に“０”を示す信号を
供給する。
また、Ｙ側最下位信号供給回路６は、Ｙ側高電
圧検出回路４に出力がある第２回目の書込みで
は、“１”を示すＹ側高電圧検出回路４の出力が
論理和回路を通つて“１”が論理積回路の入力に
供給され、他方で“０”を示すＸ側高電圧検出回
路３の出力が否定回路を通つて、“１”が論理積
回路の入力に供給されるので、論理積回路の否定
出力であるY0は“０”を示し、さらに次の否定
回路を通つたY0は“１”を示すこととなり、試
験対象メモリ１のＸアドレスの最下位ビツト線に
“１”を示す信号を供給する。
圧検出回路４に出力がある第２回目の書込みで
は、“１”を示すＹ側高電圧検出回路４の出力が
論理和回路を通つて“１”が論理積回路の入力に
供給され、他方で“０”を示すＸ側高電圧検出回
路３の出力が否定回路を通つて、“１”が論理積
回路の入力に供給されるので、論理積回路の否定
出力であるY0は“０”を示し、さらに次の否定
回路を通つたY0は“１”を示すこととなり、試
験対象メモリ１のＸアドレスの最下位ビツト線に
“１”を示す信号を供給する。
なお、試験対象メモリ１のＸアドレスおよびＹ
アドレスの最下位ビツト線以外のすべてのビツト
線は、第１図にＮ−１桁目を示しているように、
メモリテスタ２の対応するＸアドレスおよびＹア
ドレスのビツト線にそれぞれ直結している。
アドレスの最下位ビツト線以外のすべてのビツト
線は、第１図にＮ−１桁目を示しているように、
メモリテスタ２の対応するＸアドレスおよびＹア
ドレスのビツト線にそれぞれ直結している。
第３図は第１回目の書込みで試験対象メモリ上
に書込まれる情報を示す書込みパターン表示図で
ある。
に書込まれる情報を示す書込みパターン表示図で
ある。
上記の第１回目の書込みは、常に、試験対象メ
モリ１のＸアドレスおよびＹアドレスとともに最
下位ビツト線に“０”を示す信号を供給された状
態で、その他のアドレスビツト線の信号のすべて
の場合について、情報“０”を書込む動作を２度
行うので、第３図に示す●印の位置に情報“０”
を書込むこととなる。
モリ１のＸアドレスおよびＹアドレスとともに最
下位ビツト線に“０”を示す信号を供給された状
態で、その他のアドレスビツト線の信号のすべて
の場合について、情報“０”を書込む動作を２度
行うので、第３図に示す●印の位置に情報“０”
を書込むこととなる。
また、第４図は第２回目の書込みで試験対象メ
モリ上に書込まれる情報を示す書込みパターン表
示図である。
モリ上に書込まれる情報を示す書込みパターン表
示図である。
上記の第２回目の書込みは、常に、試験対象メ
モリ１のＸアドレスおよびＹアドレスともに最下
位ビツト線に“１”を示す信号を供給された状態
で、その他のアドレスビツト線の信号のすべての
場合について、情報“０”を書込む動作を２度行
うので、第４図に示す●印の位置に情報“０”を
書込むこととなる。
モリ１のＸアドレスおよびＹアドレスともに最下
位ビツト線に“１”を示す信号を供給された状態
で、その他のアドレスビツト線の信号のすべての
場合について、情報“０”を書込む動作を２度行
うので、第４図に示す●印の位置に情報“０”を
書込むこととなる。
これら２回の書込み動作で、第３図に示す●印
の位置および第４図に示す●印の位置の両方に情
報“０”が書込まれるので、これらを合せて第３
図に示す●印の位置に自動的に情報“０”が書込
まれることとなる。
の位置および第４図に示す●印の位置の両方に情
報“０”が書込まれるので、これらを合せて第３
図に示す●印の位置に自動的に情報“０”が書込
まれることとなる。
なお、情報“０”が書込まれなかつた○印の位
置は、最初から情報“１”のままの状態にある。
置は、最初から情報“１”のままの状態にある。
この結果、最小アドレスから最大アドレスまで
交互に“０”と“１”にした第３図に示すチエツ
カーパターンであるテストパターンが自動的に書
込まれる。
交互に“０”と“１”にした第３図に示すチエツ
カーパターンであるテストパターンが自動的に書
込まれる。
以上説明したように、本考案のテストパターン
書込み回路は、最小アドレスから最大アドレスま
で交互に“０”と“１”にしたチエツカーパター
ンであるテストパターンを自動的に書くことがで
きるという効果を有している。
書込み回路は、最小アドレスから最大アドレスま
で交互に“０”と“１”にしたチエツカーパター
ンであるテストパターンを自動的に書くことがで
きるという効果を有している。
このため、テストパターンを別途作成して外部
に保管する手間が省け、使用時にメモリテスタ内
のメモリに移す時間も必要としないという効果が
ある。
に保管する手間が省け、使用時にメモリテスタ内
のメモリに移す時間も必要としないという効果が
ある。
第１図は本考案の一実施例のブロツク図、第２
図は試験対象メモリ上のテストパターンを示すテ
ストパターン表示図、第３図は第１回目の書込み
で試験対象メモリ上に書込まれる情報を示す書込
みパターン表示図、第４図は第２回目の書込みで
試験対象メモリ上に書込まれる情報を示す書込み
パターン表示図である。 １……試験対象メモリ、２……メモリテスタ、
３……Ｘ側高電圧検出回路、４……Ｙ側高電圧検
出回路、５……Ｘ側最下位信号供給回路、６……
Ｙ側最下位信号供給回路、X0……Ｘアドレス最
下位回路、Y0……Ｙアドレス最下位回路。
図は試験対象メモリ上のテストパターンを示すテ
ストパターン表示図、第３図は第１回目の書込み
で試験対象メモリ上に書込まれる情報を示す書込
みパターン表示図、第４図は第２回目の書込みで
試験対象メモリ上に書込まれる情報を示す書込み
パターン表示図である。 １……試験対象メモリ、２……メモリテスタ、
３……Ｘ側高電圧検出回路、４……Ｙ側高電圧検
出回路、５……Ｘ側最下位信号供給回路、６……
Ｙ側最下位信号供給回路、X0……Ｘアドレス最
下位回路、Y0……Ｙアドレス最下位回路。
Claims (1)
- 【実用新案登録請求の範囲】 (A) Ｘ，Ｙの二次元アドレスで選択される位置に
それぞれ２値信号を記憶でき、すべてのアドレ
スの情報を“１”にした当初の状態から、最小
アドレスから最大アドレスまでの情報を交互に
“０”と“１”にしたテストパターンを書込ん
だ最終の状態に推移する試験対象メモリ、 (B) 最小アドレスから最大アドレスまでを順々に
発生させて、それらのアドレスに情報“０”を
書込む動作を２回実行し、その第１回目の動作
中はＸアドレスの最下位ビツト線だけに平常の
“１”を示すアドレス信号より高い電圧を供給
し、その第２回目の動作中はＹアドレスの最下
位ビツト線だけに平常の“１”を示すアドレス
信号より高い電圧を供給するメモリテスタ、 (C) 前記メモリテスタのＸアドレスの最下位ビツ
ト線を接続して、前記第１回目の書込みで前記
メモリテスタからＸアドレスの最下位ビツト線
だけに供給される平常の“１”を示すアドレス
信号より高い供給電圧を検出して出力するＸ側
高電圧検出回路、 (D) 前記メモリテスタのＹアドレスの最下位ビツ
ト線に接続して、前記第２回目の書込みで前記
メモリテスタからＹアドレスの最下位ビツト線
だけに供給される平常の“１”を示すアドレス
信号より高い供給電圧を検出して出力するＹ側
高電圧検出回路、 (E) 前記Ｘ側高電圧検出回路に出力がある前記第
１回目の書込みでは、前記試験対象メモリのＸ
アドレスの最下位ビツト線に“０”を示す信号
を供給し、前記Ｙ側高電圧検出回路に出力があ
る前記第２回目の書込みでは、前記試験対象メ
モリのＸアドレスの最下位ビツト線に“１”を
示す信号を供給するＸ側最下位信号供給回路、 (F) 前記Ｘ側高電圧検出回路に出力がある前記第
１回目の書込みでは、前記試験対象メモリのＹ
アドレスの最下位ビツト線に“０”を示す信号
を供給し、前記Ｙ側高電圧検出回路に出力があ
る前記第２回目の書込みでは、前記試験対象メ
モリのＹアドレスの最下位ビツト線に“１”を
示す信号を供給するＹ側最下位信号供給回路、 を備えることを特徴とするテストパターン書込み
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16276887U JPH0445200Y2 (ja) | 1987-10-23 | 1987-10-23 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16276887U JPH0445200Y2 (ja) | 1987-10-23 | 1987-10-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0166700U JPH0166700U (ja) | 1989-04-28 |
| JPH0445200Y2 true JPH0445200Y2 (ja) | 1992-10-23 |
Family
ID=31446894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16276887U Expired JPH0445200Y2 (ja) | 1987-10-23 | 1987-10-23 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0445200Y2 (ja) |
-
1987
- 1987-10-23 JP JP16276887U patent/JPH0445200Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0166700U (ja) | 1989-04-28 |
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