JPH0332226B2 - - Google Patents
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- JPH0332226B2 JPH0332226B2 JP54093992A JP9399279A JPH0332226B2 JP H0332226 B2 JPH0332226 B2 JP H0332226B2 JP 54093992 A JP54093992 A JP 54093992A JP 9399279 A JP9399279 A JP 9399279A JP H0332226 B2 JPH0332226 B2 JP H0332226B2
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- Japan
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- wiring
- semiconductor substrate
- conductivity type
- well
- power supply
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特にCMOS
（Complementary Metal Oxide
Semiconductor）に関する。
（Complementary Metal Oxide
Semiconductor）に関する。
一般に半導体装置においては集積化が進められ
ており、例えばデジタル信号とアナログ信号の変
換回路においてもデジタル系の回路とアナログ系
の回路とを同一基板上に集積して形成することが
行なわれている。
ており、例えばデジタル信号とアナログ信号の変
換回路においてもデジタル系の回路とアナログ系
の回路とを同一基板上に集積して形成することが
行なわれている。
第１図はこのような半導体装置の一例を示す断
面図である。図において中心の破線より左側の１
はデイジタル系の回路、右側の２はアナログ系の
回路を示す。
面図である。図において中心の破線より左側の１
はデイジタル系の回路、右側の２はアナログ系の
回路を示す。
これらの回路は同一のＮ型基板３上に形成され
ており、デジタル系回路１はソース領域１１、ド
レイン領域１２とゲート電極２３を有するＰチヤ
ネルトランジスタQp1と、Ｐウエル４内にソース
領域８、ドレイン領域７とゲート２２を備えたＮ
チヤネルトランジスタQo1を有するCMOS構造で
ある。
ており、デジタル系回路１はソース領域１１、ド
レイン領域１２とゲート電極２３を有するＰチヤ
ネルトランジスタQp1と、Ｐウエル４内にソース
領域８、ドレイン領域７とゲート２２を備えたＮ
チヤネルトランジスタQo1を有するCMOS構造で
ある。
アナログ系回路２も同様にソース領域１６、ド
レイン領域１５とゲート電極２４を有するＰチヤ
ネルトランジスタQp2と、ｐウエル５内にソース
領域１９、ドレイン領域２０とゲート電極２５を
備えたＰチヤネルトランジスタQo2を有する
CMOS構造である。
レイン領域１５とゲート電極２４を有するＰチヤ
ネルトランジスタQp2と、ｐウエル５内にソース
領域１９、ドレイン領域２０とゲート電極２５を
備えたＰチヤネルトランジスタQo2を有する
CMOS構造である。
また各トランジスタQo1，Qp1，Qo2，Qp2の周
囲には例えばＮチヤネルトランジスタQo1に対し
てはP+領域６，９、ＰチヤネルトランジスタQp1
に対してはN+領域１０，１３というように拡散
領域を設けてCMOS特有の寄生npn，pnpトラン
ジスタによるサイリスタ効果、いわゆるラツチア
ツプ現象をおさえている。
囲には例えばＮチヤネルトランジスタQo1に対し
てはP+領域６，９、ＰチヤネルトランジスタQp1
に対してはN+領域１０，１３というように拡散
領域を設けてCMOS特有の寄生npn，pnpトラン
ジスタによるサイリスタ効果、いわゆるラツチア
ツプ現象をおさえている。
尚、第１図では簡単のためにAl等の金属を右
上りの斜線で、SiO2等の絶縁物は右下りの斜線
でそれぞれ示し、これらを覆う保護膜等は省略し
てある。
上りの斜線で、SiO2等の絶縁物は右下りの斜線
でそれぞれ示し、これらを覆う保護膜等は省略し
てある。
このような半導体装置においてはデイジタル系
回路とアナログ系回路が同一基板上に形成されて
いるためにデジタル系回路１において扱われるパ
ルス信号の急峻な立上り、立下りの影響がアナロ
グ系回路２に対して雑音となつて表われる。
回路とアナログ系回路が同一基板上に形成されて
いるためにデジタル系回路１において扱われるパ
ルス信号の急峻な立上り、立下りの影響がアナロ
グ系回路２に対して雑音となつて表われる。
これをアナログ系回路２のトランジスタQp2を
例にしてより具体的に説明する。
例にしてより具体的に説明する。
第２図ａはトランジスタQp2の平面図、第２図
ｂは第２図ａのＡ−A′に沿つた断面図である。
ｂは第２図ａのＡ−A′に沿つた断面図である。
図中、第１図と同じ番号は同じものを示し、さ
らに２６はドレイン電極窓、２７はソース電極
窓、２８は基板に所定の電位を与えるためのコン
タクト窓、２９はAl等から成りドレイン領域に
接続されて配線、３０はAlが多結晶シリコンか
ら成りトランジスタQp2のゲート電極２４となる
配線、３１は外部から＋VSSが印加されるボンデ
イングパツド３２とトランジスタQP2を接続する
ためのAl等から成る配線である。
らに２６はドレイン電極窓、２７はソース電極
窓、２８は基板に所定の電位を与えるためのコン
タクト窓、２９はAl等から成りドレイン領域に
接続されて配線、３０はAlが多結晶シリコンか
ら成りトランジスタQp2のゲート電極２４となる
配線、３１は外部から＋VSSが印加されるボンデ
イングパツド３２とトランジスタQP2を接続する
ためのAl等から成る配線である。
ここで基板３とソース領域１６に＋VSSを印加
するために、従来は第２図ａ，ｂに明らかなよう
にボンデイングパツド３２が１本の配線３１を介
して基板３に所定の電圧を与えるためのコンタク
トの拡散領域１７とソース領域１６とに接続され
る構成となつていた。
するために、従来は第２図ａ，ｂに明らかなよう
にボンデイングパツド３２が１本の配線３１を介
して基板３に所定の電圧を与えるためのコンタク
トの拡散領域１７とソース領域１６とに接続され
る構成となつていた。
これを等価回路で表わすと第２図ｃのようにな
る。即ち、＋VSSが外部から印加されるボンデイン
グパツド３２は配線３１を介してトランジスタ
QP2のソースおよび接続されている。尚、Ｒは配
線３１の配線抵抗を示し、またトランジスタ
Qp2，Qo2とで端子１Ｎに印加されたアナログ入
力を端子OUTより出する構成となつている。
る。即ち、＋VSSが外部から印加されるボンデイン
グパツド３２は配線３１を介してトランジスタ
QP2のソースおよび接続されている。尚、Ｒは配
線３１の配線抵抗を示し、またトランジスタ
Qp2，Qo2とで端子１Ｎに印加されたアナログ入
力を端子OUTより出する構成となつている。
しかしながらトランジスタQp2がこのような構
成ではデジタル系回路から基板を伝播して来た第
２図ｂの拡散領域１７から配線３１を介してソー
ス領域１６に伝わるため雑音源３３が図の位置に
接続されているものと考えることができる。とこ
ろで本発明者は基板の電位変動よりもソース領域
の電位変動の方がトランジスタ動作に及ぼす影響
が大きいことを確かめたが、このような構成では
基板電位の変動がソース領域に伝播されてしまう
ため、トランジスタの動作に影響も及ぼすことと
なり、アナログ系回路の特性の劣化をもたらす。
本発明は従来のこの様な欠点を解決し、同一基板
に形成された他の回路からの雑音の影響を受けに
くい半導体装置を提供することを目的とするもの
である。
成ではデジタル系回路から基板を伝播して来た第
２図ｂの拡散領域１７から配線３１を介してソー
ス領域１６に伝わるため雑音源３３が図の位置に
接続されているものと考えることができる。とこ
ろで本発明者は基板の電位変動よりもソース領域
の電位変動の方がトランジスタ動作に及ぼす影響
が大きいことを確かめたが、このような構成では
基板電位の変動がソース領域に伝播されてしまう
ため、トランジスタの動作に影響も及ぼすことと
なり、アナログ系回路の特性の劣化をもたらす。
本発明は従来のこの様な欠点を解決し、同一基板
に形成された他の回路からの雑音の影響を受けに
くい半導体装置を提供することを目的とするもの
である。
この様な本発明の特徴は、一導電型の単一半導
体基板に、デジタル信号を扱うデジタル回路部
と、アナログ信号を扱うアナログ回路部とを有す
る半導体装置であつて、前記アナログ回路部に外
部から電源電圧を供給するボンデイングパツド
と、前記半導体基板の一導電型の領域または反対
導電型のウエル内に形成された前記半導体基板ま
たは前記ウエルの導電型に対して反対の導電型ソ
ース領域及びドレイン領域とを備えたMOSトラ
ンジスタと、前記半導体基板または前記ウエルと
同じ導電型であつて前記半導体基板または前記ウ
エル内に形成され前記半導体基板または前記ウエ
ルに前記電源電圧を印加するコンタクト領域とを
備え、前記ソース領域に前記電源電圧を供給する
第１の配線と、前記コンタクト領域に前記電源電
圧を供給する第２の配線とが別個に設けられ、前
記第１の配線と前記第２の配線とが前記ボンデイ
ングパツドの部分で共通接続されていることにあ
る。
体基板に、デジタル信号を扱うデジタル回路部
と、アナログ信号を扱うアナログ回路部とを有す
る半導体装置であつて、前記アナログ回路部に外
部から電源電圧を供給するボンデイングパツド
と、前記半導体基板の一導電型の領域または反対
導電型のウエル内に形成された前記半導体基板ま
たは前記ウエルの導電型に対して反対の導電型ソ
ース領域及びドレイン領域とを備えたMOSトラ
ンジスタと、前記半導体基板または前記ウエルと
同じ導電型であつて前記半導体基板または前記ウ
エル内に形成され前記半導体基板または前記ウエ
ルに前記電源電圧を印加するコンタクト領域とを
備え、前記ソース領域に前記電源電圧を供給する
第１の配線と、前記コンタクト領域に前記電源電
圧を供給する第２の配線とが別個に設けられ、前
記第１の配線と前記第２の配線とが前記ボンデイ
ングパツドの部分で共通接続されていることにあ
る。
第３図は本発明の一実施例を示す図で、第３図
ａは平面図、第３図ｂは第３図ａのＢ−B′に沿
つた断面図、第３図ｃは第３図ａの等価回路を示
す。
ａは平面図、第３図ｂは第３図ａのＢ−B′に沿
つた断面図、第３図ｃは第３図ａの等価回路を示
す。
尚、第２図と同じ番号は同じものを示す。この
回路が第２図に示す従来例と異なるのはボンデイ
ングパツド３２とソース領域１６とがボンデイン
グパツド３２と拡散領域１７とを接続する配線３
１とは異なる配線３１′で接続されていることで
ある。
回路が第２図に示す従来例と異なるのはボンデイ
ングパツド３２とソース領域１６とがボンデイン
グパツド３２と拡散領域１７とを接続する配線３
１とは異なる配線３１′で接続されていることで
ある。
このような構成とすることによりその等価回路
は第３図ｃの様になる。
は第３図ｃの様になる。
尚、R′は配線３１′の配線抵抗を示す。
つまり、雑音源３３は基板のみに接続され、ソ
ースには接続されないこととなるので、この雑音
のトランジスタQp2に与える影響は小さくなる。
ースには接続されないこととなるので、この雑音
のトランジスタQp2に与える影響は小さくなる。
尚、基板から配線３１を伝播して来る雑音はイ
ンピーダンスの関係でボンデイングパツド３２に
接続されるAuやCuのワイヤに伝播され配線３
１′に回り込むことはない。
ンピーダンスの関係でボンデイングパツド３２に
接続されるAuやCuのワイヤに伝播され配線３
１′に回り込むことはない。
以上説明した通り、本発明によれば基板を伝播
して来る他の回路からの雑音がMOSトランジス
タのソースに印加されることを抑えることができ
るので、このMOSトランジスタの特性の劣化を
抑えることができる。
して来る他の回路からの雑音がMOSトランジス
タのソースに印加されることを抑えることができ
るので、このMOSトランジスタの特性の劣化を
抑えることができる。
尚、上記実施例ではＰチヤネルトランジスタに
ついて説明をしたが、本発明はｎチヤネルトラン
ジスタにも適用できることは言うまでもない。
ついて説明をしたが、本発明はｎチヤネルトラン
ジスタにも適用できることは言うまでもない。
また基板等の導電型が逆であつてもよい。
第１図は従来のCMOSトランジスタの構造を
示す断面図、第２図は従来のCMOSトランジス
タのうちＰチヤネルトランジスタの一例を示す図
でａは平面図、ｂは一部断面図、ｃは等価回路を
示す図、第３図は本発明の一実施例を示す図で、
ａは平面図、ｂは一部断面図、ｃは等価回路を示
す図である。 図においてQp2はＰチヤネルトランジスタ、３
は基板、１５はドレイン領域、１６はソース領
域、２４はゲート電極、１４，１７はコンタクト
拡散領域、３１，３１′は配線、３２はボンデイ
ングパツド、３３は雑音源を示す。
示す断面図、第２図は従来のCMOSトランジス
タのうちＰチヤネルトランジスタの一例を示す図
でａは平面図、ｂは一部断面図、ｃは等価回路を
示す図、第３図は本発明の一実施例を示す図で、
ａは平面図、ｂは一部断面図、ｃは等価回路を示
す図である。 図においてQp2はＰチヤネルトランジスタ、３
は基板、１５はドレイン領域、１６はソース領
域、２４はゲート電極、１４，１７はコンタクト
拡散領域、３１，３１′は配線、３２はボンデイ
ングパツド、３３は雑音源を示す。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の単一半導体基板に、デジタル信号
を扱うデジタル回路部と、アナログ信号を扱うア
ナログ回路部とを有する半導体装置であつて、 前記アナログ回路部に外部から電源電圧を供給
するボンデイングパツドと、前記半導体基板の一
導電型の領域または反対導電型のウエル内に形成
された前記半導体基板または前記ウエルの導電型
に対して反対の導電型のソース領域及びドレイン
領域とを備えたMOSトランジスタと、前記半導
体基板または前記ウエルと同じ導電型であつて前
記半導体基板または前記ウエル内に形成され前記
半導体基板または前記ウエルに前記電源電圧を印
加するコンタクト領域とを備え、 前記ソース領域に前記電源電圧を供給する第１
の配線と、前記コンタクト領域に前記電源電圧を
供給する第２の配線とが別個に設けられ、前記第
１の配線と前記第２の配線とが前記ボンデイング
パツドの部分で共通接続されていることを特徴と
する半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9399279A JPS5618469A (en) | 1979-07-24 | 1979-07-24 | Semiconductor device |
| DE8080302470T DE3064404D1 (en) | 1979-07-24 | 1980-07-21 | Cmos semiconductor device |
| EP80302470A EP0023791B1 (en) | 1979-07-24 | 1980-07-21 | Cmos semiconductor device |
| US06/785,040 US4591895A (en) | 1979-07-24 | 1985-10-08 | CMOS circuit with separate power lines to suppress latchup |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9399279A JPS5618469A (en) | 1979-07-24 | 1979-07-24 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5618469A JPS5618469A (en) | 1981-02-21 |
| JPH0332226B2 true JPH0332226B2 (ja) | 1991-05-10 |
Family
ID=14097890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9399279A Granted JPS5618469A (en) | 1979-07-24 | 1979-07-24 | Semiconductor device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4591895A (ja) |
| EP (1) | EP0023791B1 (ja) |
| JP (1) | JPS5618469A (ja) |
| DE (1) | DE3064404D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5850765A (ja) * | 1981-09-21 | 1983-03-25 | Hitachi Ltd | 半導体集積回路装置 |
| JPS58157151A (ja) * | 1982-03-15 | 1983-09-19 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP3189327B2 (ja) * | 1991-10-08 | 2001-07-16 | ソニー株式会社 | 電荷検出装置 |
| CN105185779B (zh) * | 2015-09-01 | 2017-11-10 | 成都方舟微电子有限公司 | 高阈值电压功率mos芯片、器件及提高阈值电压的方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1316555A (ja) * | 1969-08-12 | 1973-05-09 | ||
| US3702943A (en) * | 1971-11-05 | 1972-11-14 | Rca Corp | Field-effect transistor circuit for detecting changes in voltage level |
| JPS5751738B2 (ja) * | 1973-12-27 | 1982-11-04 | ||
| US3955210A (en) * | 1974-12-30 | 1976-05-04 | International Business Machines Corporation | Elimination of SCR structure |
| JPS5189392A (ja) * | 1975-02-03 | 1976-08-05 | ||
| US4053798A (en) * | 1975-02-20 | 1977-10-11 | Matsushita Electronics Corporation | Negative resistance device |
| JPS5234680A (en) * | 1975-09-12 | 1977-03-16 | Toshiba Corp | Integrated circuit |
| JPS5353279A (en) * | 1976-10-25 | 1978-05-15 | Matsushita Electric Ind Co Ltd | Semiconductor integrating circuit |
| JPS5444881A (en) * | 1977-09-16 | 1979-04-09 | Nec Corp | Electrode wiring structure of integrated circuit |
| JPS5472691A (en) * | 1977-11-21 | 1979-06-11 | Toshiba Corp | Semiconductor device |
| US4273805A (en) * | 1978-06-19 | 1981-06-16 | Rca Corporation | Passivating composite for a semiconductor device comprising a silicon nitride (Si1 3N4) layer and phosphosilicate glass (PSG) layer |
| US4300061A (en) * | 1979-03-15 | 1981-11-10 | National Semiconductor Corporation | CMOS Voltage regulator circuit |
-
1979
- 1979-07-24 JP JP9399279A patent/JPS5618469A/ja active Granted
-
1980
- 1980-07-21 EP EP80302470A patent/EP0023791B1/en not_active Expired
- 1980-07-21 DE DE8080302470T patent/DE3064404D1/de not_active Expired
-
1985
- 1985-10-08 US US06/785,040 patent/US4591895A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5618469A (en) | 1981-02-21 |
| DE3064404D1 (en) | 1983-09-01 |
| EP0023791B1 (en) | 1983-07-27 |
| US4591895A (en) | 1986-05-27 |
| EP0023791A1 (en) | 1981-02-11 |
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