JPH0338921A - Ｐｌｌ周波数シンセサイザー - Google Patents
Ｐｌｌ周波数シンセサイザーInfo
- Publication number
- JPH0338921A JPH0338921A JP1174926A JP17492689A JPH0338921A JP H0338921 A JPH0338921 A JP H0338921A JP 1174926 A JP1174926 A JP 1174926A JP 17492689 A JP17492689 A JP 17492689A JP H0338921 A JPH0338921 A JP H0338921A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- phase
- phase difference
- comparison
- phase comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 claims description 17
- 230000000694 effects Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＰＬＬ方式の周波数シンセサイザーに関する。
位相比較器とループフィルターと電圧制御発振器と分周
器とからなる従来のＰＬＬ周波数シンセサイザーにおい
ては、位相比較器に入力される基準周波数と比較周波数
とに位相差が存在するとき、画周波数の位相が一致して
位相拘束状態に達するまでに要する時間、所謂ロックア
ツプタイムを短縮するとともに、正確に位相拘束状態を
保つために、ループフィルターの時定数を始めは小さく
し位相拘束状態になる直前に時定数を大きくすることが
行われていた。
器とからなる従来のＰＬＬ周波数シンセサイザーにおい
ては、位相比較器に入力される基準周波数と比較周波数
とに位相差が存在するとき、画周波数の位相が一致して
位相拘束状態に達するまでに要する時間、所謂ロックア
ツプタイムを短縮するとともに、正確に位相拘束状態を
保つために、ループフィルターの時定数を始めは小さく
し位相拘束状態になる直前に時定数を大きくすることが
行われていた。
しかしながら、上記したようにループフィルターの時定
数を小さくすることだけでは、ロックアツプタイムを充
分には短縮化できないという問題がある。
数を小さくすることだけでは、ロックアツプタイムを充
分には短縮化できないという問題がある。
本発明は上記の課題に鑑みてなされたものであって、本
発明にかかるＰＬＬ周波数シンセサイザーでは、基準周
波数と比較周波数との位相差を検知する第１の位相比較
器と、前記第１位相比較器から出力される第１位相差信
号がループフィルターを介して入力され前記位相差に基
づいた周波数を発振する発振器とを備え、該発振器の発
振周波数を比較周波数として前記第１位相比較器に人力
するように構成されたＰＬＬ回路において、前記基準周
波数を第１基準周波数分周比で分周して前記第１位相比
較器へ出力する第１基準周波数分周手段と、前記比較周
波数を第１比較周波数分周比で分周して前記第１位相比
較器へ出力する第１比較周波数分周手段と、第２位相差
信号を出力する第２位相比較器と、前記基準周波数を前
記第１基準周波数分周比より大きい第２基準周波数分周
比で分周して前記第２位相比較器へ出力する第２基準周
波数分周手段と、前記比較周波数を前記第１基準周波数
分周比より大きい第２比較周波数分周比で分周して前記
第２位相比較器へ出力する第２比較周波数分周手段と、
前記第１位相差信号と前記第２位相差信号とを切り換え
選択して前記ループフィルターへ出力する切り換え制御
手段とを備えるという手段を講じた。
発明にかかるＰＬＬ周波数シンセサイザーでは、基準周
波数と比較周波数との位相差を検知する第１の位相比較
器と、前記第１位相比較器から出力される第１位相差信
号がループフィルターを介して入力され前記位相差に基
づいた周波数を発振する発振器とを備え、該発振器の発
振周波数を比較周波数として前記第１位相比較器に人力
するように構成されたＰＬＬ回路において、前記基準周
波数を第１基準周波数分周比で分周して前記第１位相比
較器へ出力する第１基準周波数分周手段と、前記比較周
波数を第１比較周波数分周比で分周して前記第１位相比
較器へ出力する第１比較周波数分周手段と、第２位相差
信号を出力する第２位相比較器と、前記基準周波数を前
記第１基準周波数分周比より大きい第２基準周波数分周
比で分周して前記第２位相比較器へ出力する第２基準周
波数分周手段と、前記比較周波数を前記第１基準周波数
分周比より大きい第２比較周波数分周比で分周して前記
第２位相比較器へ出力する第２比較周波数分周手段と、
前記第１位相差信号と前記第２位相差信号とを切り換え
選択して前記ループフィルターへ出力する切り換え制御
手段とを備えるという手段を講じた。
また、基準周波数と比較周波数との位相差を検知する第
１の位相比較器と、前記第１位相比較器から出力される
第１位相差信号がループフィルターを介して入力され前
記位相差に基づいた周波数を発振する発振器とを備え、
該発振器の発振周波数を比較周波数として前記第１位相
比較器に入力するように構成されたＰＬＬ回路において
、第２位相差信号を出力する第２位相比較器を設けると
ともに、前記基準周波数を基準周波数分周比で分周して
前記第２位相比較器へ出力する基準周波数分周手段と、
前記比較周波数を比較周波数分周比で分周して前記第２
位相比較器へ出力する比較周波数分周手段と、前記第１
位相差信号と前記第２位相差信号とを切り換え選択して
前記ループフィルターへ出力する切り換え制御手段とを
備えても良い。
１の位相比較器と、前記第１位相比較器から出力される
第１位相差信号がループフィルターを介して入力され前
記位相差に基づいた周波数を発振する発振器とを備え、
該発振器の発振周波数を比較周波数として前記第１位相
比較器に入力するように構成されたＰＬＬ回路において
、第２位相差信号を出力する第２位相比較器を設けると
ともに、前記基準周波数を基準周波数分周比で分周して
前記第２位相比較器へ出力する基準周波数分周手段と、
前記比較周波数を比較周波数分周比で分周して前記第２
位相比較器へ出力する比較周波数分周手段と、前記第１
位相差信号と前記第２位相差信号とを切り換え選択して
前記ループフィルターへ出力する切り換え制御手段とを
備えても良い。
また、前記切り換え制御手段は、前記第２位相差信号を
常時前記ループフィルターへ出力し、前記第１位相差信
号の前記ループフィルターへの出力をＯＮ１０ Ｆ Ｆ
制御する切り換え制御手段としても良い。
常時前記ループフィルターへ出力し、前記第１位相差信
号の前記ループフィルターへの出力をＯＮ１０ Ｆ Ｆ
制御する切り換え制御手段としても良い。
本発明にかかるＰＬＬ周波数シンセサイザーにおいては
、基準周波数と比較周波数との位相差を検知する第１の
位相比較器と、前記第１位相比較器から出力される第１
位相差信号がループフィルターを介して入力され前記位
相差に基づいた周波数を発振する発振器とを備え、該発
振器の発振周波数を比較周波数として前記第１位相比較
器に入力するように構成されたＰＬＬ回路において、大
小異なる分周比にて分周された比較周波数と基準周波数
との位相差を出力する二つの位相比較器を備え、目的の
周波数と現在の周波数との差が大きいときは小さい分周
比にて分周された状態で位相比較するので、収束速度が
速く、目的の周波数に急速に接近させることができ、周
波数が接近し位相差が小さいときは大きい分周比にて分
周された状態で位相比較するので、ただちに位相拘束状
態に至り、所謂ロックアツプタイムを短縮することがで
きる。
、基準周波数と比較周波数との位相差を検知する第１の
位相比較器と、前記第１位相比較器から出力される第１
位相差信号がループフィルターを介して入力され前記位
相差に基づいた周波数を発振する発振器とを備え、該発
振器の発振周波数を比較周波数として前記第１位相比較
器に入力するように構成されたＰＬＬ回路において、大
小異なる分周比にて分周された比較周波数と基準周波数
との位相差を出力する二つの位相比較器を備え、目的の
周波数と現在の周波数との差が大きいときは小さい分周
比にて分周された状態で位相比較するので、収束速度が
速く、目的の周波数に急速に接近させることができ、周
波数が接近し位相差が小さいときは大きい分周比にて分
周された状態で位相比較するので、ただちに位相拘束状
態に至り、所謂ロックアツプタイムを短縮することがで
きる。
以下に、本発明にかかる周波数シンセサイザーの実施例
を図面に基づいて詳細に説明する。
を図面に基づいて詳細に説明する。
第１図〜第３図は前記実施例のＰＬＬ周波数シンセサイ
ザーのブロソク図である。
ザーのブロソク図である。
第１図において、
ＩＡは第１位相比較器、ＩＢは第２位相比較器、７は切
り換え制御回路、２はループフィルター３は電圧制御発
振器、５Ａは第１基準周波数分周器、６Ａは第１比較周
波数分周器、５Ｂは第２基準周波数分周器、６Ｂは第２
比較周波数分周器、９は遅延回路、１０は周波数データ
設定器である。
り換え制御回路、２はループフィルター３は電圧制御発
振器、５Ａは第１基準周波数分周器、６Ａは第１比較周
波数分周器、５Ｂは第２基準周波数分周器、６Ｂは第２
比較周波数分周器、９は遅延回路、１０は周波数データ
設定器である。
前記第２位相比較器ＩＡにおいては、基準周波数Ｆｌが
第１基準周波数分周器５Ａによって第１基準周波数分周
比Ｍｌで分周された分周基準周波数Ｆｌａと、発振周波
数Ｆ３が第１比較周波数分周器６Ａによって第１比較周
波数分周比Ｎ１で分周された分周比較周波数Ｆ２ａとが
入力され、両者の位相差が第１位相差信号ｂｌとして出
力される。
第１基準周波数分周器５Ａによって第１基準周波数分周
比Ｍｌで分周された分周基準周波数Ｆｌａと、発振周波
数Ｆ３が第１比較周波数分周器６Ａによって第１比較周
波数分周比Ｎ１で分周された分周比較周波数Ｆ２ａとが
入力され、両者の位相差が第１位相差信号ｂｌとして出
力される。
そして、前記第２位相比較器１Ｂにおいては、第２基準
周波数分周器５Ｂによって基準周波数Ｆｌが第２基準周
波数分周比Ｍ２ （＞Ｍｌ）で分周された分周基準周波
数Ｆｌｂと、第２比較周波数分周器６Ｂによって前記発
振周波数Ｆ３が第２比較周波数分周比Ｎ２（＞Ｎｌ）で
分周された分周比較周波数Ｆ２ｂとが入力され、両者の
位相差が第２位相差信号ｂ２として出力される。
周波数分周器５Ｂによって基準周波数Ｆｌが第２基準周
波数分周比Ｍ２ （＞Ｍｌ）で分周された分周基準周波
数Ｆｌｂと、第２比較周波数分周器６Ｂによって前記発
振周波数Ｆ３が第２比較周波数分周比Ｎ２（＞Ｎｌ）で
分周された分周比較周波数Ｆ２ｂとが入力され、両者の
位相差が第２位相差信号ｂ２として出力される。
前記切り換え制御回路７においては、前記第１位相差信
号ｂｌと前記第２位相差信号ｂ２とが入力され、切り換
え制御信号ａが″ＨＩＩの場合は前記第１位相差信号ｂ
１が出力され、切り換え制御信号ａがｔ １． ｔ″の
場合は前記第２位相差信号ｂ２が出力される。
号ｂｌと前記第２位相差信号ｂ２とが入力され、切り換
え制御信号ａが″ＨＩＩの場合は前記第１位相差信号ｂ
１が出力され、切り換え制御信号ａがｔ １． ｔ″の
場合は前記第２位相差信号ｂ２が出力される。
この切り換え制御回路７から出力される前記第１位相差
信号ｂｌ若しくは前記第２位相差信号ｂ２の何れかの信
号は、ループフィルター２にてアナログ電圧信号に変換
され、このアナログ電圧信号によって電圧制御発振器３
にて発振する発振周波数Ｆ３ぽ制御される。
信号ｂｌ若しくは前記第２位相差信号ｂ２の何れかの信
号は、ループフィルター２にてアナログ電圧信号に変換
され、このアナログ電圧信号によって電圧制御発振器３
にて発振する発振周波数Ｆ３ぽ制御される。
この発振周波数Ｆ３を分周する別の分周器を設けること
もできる。
もできる。
周波数データ設定器１０においては、前記第１比較周波
数分周比Ｎ１と前記第２比較周波数分周比Ｎ２とを設定
終了後、設定終了信号Ｃを出力する。
数分周比Ｎ１と前記第２比較周波数分周比Ｎ２とを設定
終了後、設定終了信号Ｃを出力する。
この設定終了信号Ｃが入力されてから所定時間後に、遅
延回路９から出力される切り換え制御信号ａは”Ｈ”か
ら”Ｌ １１へ変化する。
延回路９から出力される切り換え制御信号ａは”Ｈ”か
ら”Ｌ １１へ変化する。
上記槽底のＰＬＬ周波数シンセサイザーにおいて、
前記周波数データ設定器ＩＯから前記設定終了信号Ｃが
出力された後、前記切り換え制御信号ａは前記遅延回路
９によって所定の時間ＩＩ ＨＨの状態で保持されるの
で、その間は、切り換え制御回路７には第１位相差信号
ｂ１が入力され、この信号は大きな位相差を示し、それ
によってループフィルター２を介して電圧制御発振器３
が制御されて発振周波数Ｆ３が大きく変化し、前記分周
比較周波数Ｆ２ａは前記分周基準周波数Ｆｌａに速やか
に近づく。
出力された後、前記切り換え制御信号ａは前記遅延回路
９によって所定の時間ＩＩ ＨＨの状態で保持されるの
で、その間は、切り換え制御回路７には第１位相差信号
ｂ１が入力され、この信号は大きな位相差を示し、それ
によってループフィルター２を介して電圧制御発振器３
が制御されて発振周波数Ｆ３が大きく変化し、前記分周
比較周波数Ｆ２ａは前記分周基準周波数Ｆｌａに速やか
に近づく。
前記設定終了信号Ｃが人力されて後所定の遅延時間後に
、前記切り換え制御信号ａがＩＩ Ｈ”から′″Ｉ７゛
′へ変化すると、前記切り換え制御装置７からは、前記
分周基準周波数Ｆｌｂと分周比較周波数Ｆ２ｂとの位相
差にかかる前記第２位相差信号ｂ２が出力されるので、
小さな位相変化を検知し正確に位相拘束状態になる。
、前記切り換え制御信号ａがＩＩ Ｈ”から′″Ｉ７゛
′へ変化すると、前記切り換え制御装置７からは、前記
分周基準周波数Ｆｌｂと分周比較周波数Ｆ２ｂとの位相
差にかかる前記第２位相差信号ｂ２が出力されるので、
小さな位相変化を検知し正確に位相拘束状態になる。
また、ループフィルター２の時定数を変化させる時定数
変更信号ｄを遅延回路９から出力するようにしてさらに
ロックアツプタイムを短縮しても良い。
変更信号ｄを遅延回路９から出力するようにしてさらに
ロックアツプタイムを短縮しても良い。
また、第２図に示すように、第２位相比較器ＩＡ側には
基準周波数の人力ラインにも比較周波数の人力ラインに
も分周器を設けず、第１位相比較器ＩＢ側にのみ基準周
波数分周器５Ｂと比較周波数分周器６Ｂを設けても良い
。これは、上記実施例における前記第１基準周波数分周
比Ｍ１と前記第１比較周波数分周比Ｎｌをともに′１″
に固定した状態と同等である。
基準周波数の人力ラインにも比較周波数の人力ラインに
も分周器を設けず、第１位相比較器ＩＢ側にのみ基準周
波数分周器５Ｂと比較周波数分周器６Ｂを設けても良い
。これは、上記実施例における前記第１基準周波数分周
比Ｍ１と前記第１比較周波数分周比Ｎｌをともに′１″
に固定した状態と同等である。
このとき、分周器４を設け、前記発振周波数Ｆ３を分周
して比較周波数Ｆ２とし、これを前記第１位相比較器Ｉ
Ａと前記比較周波数分周器６Ｂに入力する。そして、前
記発振周波数Ｆ３はこの分周器４における分周比によっ
て指定する。
して比較周波数Ｆ２とし、これを前記第１位相比較器Ｉ
Ａと前記比較周波数分周器６Ｂに入力する。そして、前
記発振周波数Ｆ３はこの分周器４における分周比によっ
て指定する。
また、前記遅延回路９に代えて、第３図に示すように、
積分回路とシュ業ットゲートとからなる切り換え信号出
力回路１１を設け、該切り換え信号出力回路１１から切
り換え制御信号ａ′°を得ても良い。即ち、前記第２位
相比較器ｌＡから出力されるアンロック信号ｅを積分回
路にて積分し、シュミットゲート等を通して前記切り換
え制御信号ａ′としても良い。
積分回路とシュ業ットゲートとからなる切り換え信号出
力回路１１を設け、該切り換え信号出力回路１１から切
り換え制御信号ａ′°を得ても良い。即ち、前記第２位
相比較器ｌＡから出力されるアンロック信号ｅを積分回
路にて積分し、シュミットゲート等を通して前記切り換
え制御信号ａ′としても良い。
また、前記第１位相差信号ｂ１と前記第２位相差信号ｂ
２とは同期しているので、第３図の切り換え制御回路７
′に示すように、前記第２位相差信号ｂ２は常時前記ル
ープフィルター２へ出力され、前記第１位相差信号ｂ１
の出力のみを前記切り換え制御信号’ａ ／で○Ｎ１０
Ｆ Ｆ制御するようにしても良い。
２とは同期しているので、第３図の切り換え制御回路７
′に示すように、前記第２位相差信号ｂ２は常時前記ル
ープフィルター２へ出力され、前記第１位相差信号ｂ１
の出力のみを前記切り換え制御信号’ａ ／で○Ｎ１０
Ｆ Ｆ制御するようにしても良い。
このようにして、本発明にかかるＰＬＬ周波数シンセサ
イザーによれば、周波数データ設定器ｌＯによって周波
数を指定するための分周比を設定した直後は、基準周波
数と比較周波数を小さな分周比（１以上）で分周して第
１位相比較器ＩＡにて直接位相比較するので発振周波数
Ｆ３を高速に目的の周波数に接近させ、その後、基準周
波数と比較周波数をそれぞれ前記の分周比より大きい分
周比（２以上）にて分周して第１位相比較器ＩＢにて位
相比較するので、当該ＰＬＬ周波数シンセサイザーの発
振周波数Ｆ３を目的の周波数に速やかに設定することが
できる。
イザーによれば、周波数データ設定器ｌＯによって周波
数を指定するための分周比を設定した直後は、基準周波
数と比較周波数を小さな分周比（１以上）で分周して第
１位相比較器ＩＡにて直接位相比較するので発振周波数
Ｆ３を高速に目的の周波数に接近させ、その後、基準周
波数と比較周波数をそれぞれ前記の分周比より大きい分
周比（２以上）にて分周して第１位相比較器ＩＢにて位
相比較するので、当該ＰＬＬ周波数シンセサイザーの発
振周波数Ｆ３を目的の周波数に速やかに設定することが
できる。
（効果 〕
上述したように、本発明によるＰＬＬ周波数シンセサイ
ザーによれば、基準周波数と比較周波数との位相差を検
知する第１の位相比較器と、前記第１位相比較器から出
力される第１位相差信号がループフィルターを介して人
力され前記位相差に基づいた周波数を発振する発振器と
を備え、該発振器の発振周波数を比較周波数として前記
第１位相比較器に入力するように構成されたＰＬＬ回路
において、大小異なる分周比にて分周された比較周波数
と基準周波数との位相差を出力する二つの位相比較器を
備えることにより、目的の周波数と現在の周波数との差
が大きいときは小さい分周比にて分周された状態で位相
比較するので、収束速度を速くし、発振周波数Ｆ３を短
時間で目的の周波数に接近させることができる。
ザーによれば、基準周波数と比較周波数との位相差を検
知する第１の位相比較器と、前記第１位相比較器から出
力される第１位相差信号がループフィルターを介して人
力され前記位相差に基づいた周波数を発振する発振器と
を備え、該発振器の発振周波数を比較周波数として前記
第１位相比較器に入力するように構成されたＰＬＬ回路
において、大小異なる分周比にて分周された比較周波数
と基準周波数との位相差を出力する二つの位相比較器を
備えることにより、目的の周波数と現在の周波数との差
が大きいときは小さい分周比にて分周された状態で位相
比較するので、収束速度を速くし、発振周波数Ｆ３を短
時間で目的の周波数に接近させることができる。
そして、両者の位相差が小さいときは大きい分周比にて
分周された状態で位相比較するので、発振周波数Ｆ３を
目的の周波数に速やかに設定し位相拘束状態に保つこと
ができる。
分周された状態で位相比較するので、発振周波数Ｆ３を
目的の周波数に速やかに設定し位相拘束状態に保つこと
ができる。
このようにして、本発明にかかるＰＬＬ周波数シンセサ
イザーによれば、ロックアツプタイムを極めて短縮でき
る高性能のＰＬＬ周波数シンセサイザーが得られるとい
う効果を奏するのである。
イザーによれば、ロックアツプタイムを極めて短縮でき
る高性能のＰＬＬ周波数シンセサイザーが得られるとい
う効果を奏するのである。
第１図〜第３図は、本発明にかかるＰＬＬ周波数シンセ
サイザーの実施例のブロック図である。 ＩＡ・・・第１位相比較器、ＩＢ・・・第２位相比較器
、２・・・ループフィルター、３・・・電圧制御発振器
、４・・・分周器、５Ａ・・・第１基準周波数分周器、
６Ａ・・・第１比較周波数分周器、５Ｂ・・・第２基準
周波数分周器（基準周波数分周器）、６Ｂ・・・第２比
較周波数分周器（比較周波数分周２″＆）、７・・・切
り換え制御回路、９・・・遅延回路、１０・・・周波数
データ設定器、Ｍｌ・・・第１基準周波数分周比、Ｍ２
・・・第２基準周波数分周比、Ｎｌ・・・第１比較周波
数分周比、Ｎ２・・・第２比較周波数分周比、Ｆｌ・・
・基準周波数、Ｆ２・・・比較周波数、Ｆ３・・・発振
周波数、ｂｌ・・・第１位相差信号、ｂ２・・・第２位
相差信号。
サイザーの実施例のブロック図である。 ＩＡ・・・第１位相比較器、ＩＢ・・・第２位相比較器
、２・・・ループフィルター、３・・・電圧制御発振器
、４・・・分周器、５Ａ・・・第１基準周波数分周器、
６Ａ・・・第１比較周波数分周器、５Ｂ・・・第２基準
周波数分周器（基準周波数分周器）、６Ｂ・・・第２比
較周波数分周器（比較周波数分周２″＆）、７・・・切
り換え制御回路、９・・・遅延回路、１０・・・周波数
データ設定器、Ｍｌ・・・第１基準周波数分周比、Ｍ２
・・・第２基準周波数分周比、Ｎｌ・・・第１比較周波
数分周比、Ｎ２・・・第２比較周波数分周比、Ｆｌ・・
・基準周波数、Ｆ２・・・比較周波数、Ｆ３・・・発振
周波数、ｂｌ・・・第１位相差信号、ｂ２・・・第２位
相差信号。
Claims (3)
- （１）基準周波数と比較周波数との位相差を検知する第
１の位相比較器と、前記第１位相比較器から出力される
第１位相差信号がループフィルターを介して入力され前
記位相差に基づいた周波数を発振する発振器とを備え、
該発振器の発振周波数を比較周波数として前記第１位相
比較器に入力するように構成されたＰＬＬ回路において
、 前記基準周波数を第１基準周波数分周比で分周して前記
第１位相比較器へ出力する第１基準周波数分周手段と、 前記比較周波数を第１比較周波数分周比で分周して前記
第１位相比較器へ出力する第１比較周波数分周手段と、 第２位相差信号を出力する第２位相比較器と、前記基準
周波数を前記第１基準周波数分周比より大きい第２基準
周波数分周比で分周して前記第２位相比較器へ出力する
第２基準周波数分周手段と、 前記比較周波数を前記第１比較周波数分周比より大きい
第２比較周波数分周比で分周して前記第２位相比較器へ
出力する第２比較周波数分周手段と、 前記第１位相差信号と前記第２位相差信号とを切り換え
選択して前記ループフィルターへ出力する切り換え制御
手段とを備えたことを特徴とするＰＬＬ周波数シンセサ
イザー。 - （２）基準周波数と比較周波数との位相差を検知する第
１の位相比較器と、前記第１位相比較器から出力される
第１位相差信号がループフィルターを介して入力され前
記位相差に基づいた周波数を発振する発振器とを備え、
該発振器の発振周波数を比較周波数として前記第１位相
比較器に入力するように構成されたＰＬＬ回路において
、 第２位相差信号を出力する第２位相比較器を設けるとと
もに、 前記基準周波数を基準周波数分周比で分周して前記第２
位相比較器へ出力する第２基準周波数分周手段と、 前記比較周波数を比較周波数分周比で分周して前記第２
位相比較器へ出力する第２比較周波数分周手段と、 前記第１位相差信号と前記第２位相差信号とを切り換え
選択して前記ループフィルターへ出力する切り換え制御
手段とを備えたことを特徴とするＰＬＬ周波数シンセサ
イザー。 - （３）前記切り換え制御手段は、前記第２位相差信号を
常時前記ループフィルターへ出力し、前記第１位相差信
号の前記ループフィルターへの出力をＯＮ／ＯＦＦ制御
する切り換え制御手段であることを特徴とする請求項（
１）、（２）記載のＰＬＬ周波数シンセサイザー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174926A JP2758443B2 (ja) | 1989-07-05 | 1989-07-05 | Ｐｌｌ周波数シンセサイザー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174926A JP2758443B2 (ja) | 1989-07-05 | 1989-07-05 | Ｐｌｌ周波数シンセサイザー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0338921A true JPH0338921A (ja) | 1991-02-20 |
| JP2758443B2 JP2758443B2 (ja) | 1998-05-28 |
Family
ID=15987134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1174926A Expired - Lifetime JP2758443B2 (ja) | 1989-07-05 | 1989-07-05 | Ｐｌｌ周波数シンセサイザー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2758443B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555949A (ja) * | 1991-08-23 | 1993-03-05 | Nec Corp | ダイレクトデイジタルシンセサイザを用いた局部発振回路 |
| JPH0637632A (ja) * | 1992-06-15 | 1994-02-10 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ |
| JPH0645932A (ja) * | 1992-03-11 | 1994-02-18 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ |
| US5424687A (en) * | 1993-08-23 | 1995-06-13 | Nec Corporation | PLL frequency synthesizer and PLL frequency synthesizing method capable of obtaining high-speed lock-up and highly-reliable oscillation |
| JP2005159455A (ja) * | 2003-11-20 | 2005-06-16 | Kawasaki Microelectronics Kk | 位相周波数比較装置 |
| JP2011066994A (ja) * | 2009-09-16 | 2011-03-31 | Shinmaywa Industries Ltd | モータ用位相同期回路及びそれを用いたスピンドルモータ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720037A (en) * | 1980-07-11 | 1982-02-02 | Toshiba Corp | Channel changeover system of frequency synthesizer |
-
1989
- 1989-07-05 JP JP1174926A patent/JP2758443B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720037A (en) * | 1980-07-11 | 1982-02-02 | Toshiba Corp | Channel changeover system of frequency synthesizer |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555949A (ja) * | 1991-08-23 | 1993-03-05 | Nec Corp | ダイレクトデイジタルシンセサイザを用いた局部発振回路 |
| JPH0645932A (ja) * | 1992-03-11 | 1994-02-18 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ |
| JPH0637632A (ja) * | 1992-06-15 | 1994-02-10 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ |
| US5424687A (en) * | 1993-08-23 | 1995-06-13 | Nec Corporation | PLL frequency synthesizer and PLL frequency synthesizing method capable of obtaining high-speed lock-up and highly-reliable oscillation |
| EP0641082A3 (en) * | 1993-08-23 | 1995-11-02 | Nec Corp | PLL frequency synthesizer and PLL frequency synthesizing method with fast locking and stable vibrations. |
| JP2005159455A (ja) * | 2003-11-20 | 2005-06-16 | Kawasaki Microelectronics Kk | 位相周波数比較装置 |
| JP2011066994A (ja) * | 2009-09-16 | 2011-03-31 | Shinmaywa Industries Ltd | モータ用位相同期回路及びそれを用いたスピンドルモータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2758443B2 (ja) | 1998-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5646564A (en) | Phase-locked delay loop for clock correction | |
| JPH042218A (ja) | Ｐｌｌ周波数シンセサイザ | |
| JPH0338921A (ja) | Ｐｌｌ周波数シンセサイザー | |
| JPH05268079A (ja) | 周波数合成用回路装置 | |
| JPS61269421A (ja) | 初期位相整合形位相同期ル−プ回路 | |
| JPH07120942B2 (ja) | Ｐｌｌ回路 | |
| JPH02268519A (ja) | Ｐｌｌ周波数シンセサイザー | |
| JP2979043B2 (ja) | マルチル―プゲイン弱結合発振器 | |
| JPH0758635A (ja) | 周波数シンセサイザ | |
| JPH09289446A (ja) | Ｐｌｌ回路 | |
| JPH10107628A (ja) | 周波数シンセサイザ | |
| JPH04222118A (ja) | 位相同期発振器 | |
| JPH0537370A (ja) | 周波数シンセサイザ | |
| JPH04183118A (ja) | Ｐｌｌ回路 | |
| JPS6333739B2 (ja) | ||
| JPS62128211A (ja) | 周波数シンセサイザ | |
| JPS6210927A (ja) | Ｐｌｌ発振回路 | |
| JPS62159558A (ja) | 周波数変調器 | |
| JPS63308406A (ja) | 定電流自動調整回路 | |
| JPH08167843A (ja) | 位相同期発振器 | |
| JPH0812984B2 (ja) | Ｐｌｌ選局装置 | |
| JPH03214925A (ja) | Ｐｌｌシンセサイザ回路 | |
| JPH04115625A (ja) | 入力信号遅延回路 | |
| JPH0728256B2 (ja) | 信号発生装置 | |
| JP2002217719A (ja) | Ｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090313 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100313 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100313 Year of fee payment: 12 |