JPH0349094A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH0349094A JPH0349094A JP1183660A JP18366089A JPH0349094A JP H0349094 A JPH0349094 A JP H0349094A JP 1183660 A JP1183660 A JP 1183660A JP 18366089 A JP18366089 A JP 18366089A JP H0349094 A JPH0349094 A JP H0349094A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
（産業上の利用分野）
この発明はメモリ制御装置に関し、特に、ダイナミック
ＲＡＭ （ＤＲＡＭ）のリフレッシュ動作およびアクセ
ス動作を実行制御するメモリ制御装置に関する。 （従来の技術） 従来のＤＲＡＭ制御装置の構成を第４図に示す。この装
置において、時間監視回路１は、リフレッシュスタート
信号ｇが所定期間“０゛であることを検出すると、リフ
レッシュ要求信号ｄを出力する。このリフレッシュ要求
信号ｄはゲート５に供給され、この時ビジー信号Ｃが＃
０２であれば、リフレッシュスタート信号ｇがゲート５
から出力される。このリフレッシュスタート信号ｇは、
時間監視回路ｌ、およびＤＲＡＭ制御回路７に供給され
る。ＤＲＡＭ制御回路７は、リフレッシュスタート信号
ｇを受取ると、ＤＲＡＭに対してリフレッシュシーケン
スの実行制御を開始すると共に、そのリフレッシュシー
ケンスが終了するまでの期間ビジー信号を１°に保持す
る。また、時間監視回路１は、リフレッシニスタート信
号ｇを受取ると、リフレッシュ要求信号ｄをリセットす
る。 一方、コマンドスタック２が外部からアクセスコマンド
ａを受取ると、スタックカウンタ３がカウントアツプさ
れると共に、コマンドスタック２からはスタックされて
いる最も古いコマンドｂが出力される。このコマンドｂ
は、コマンド実行制御回路４によってデコードされ、そ
のデコード結果がアクセス要求信号Ｃとしてゲート６に
供給される。この時、ビジー信号ｅおよびリフレッシュ
要求信号ｄが共に“Ｏｏであれば、アクセススタート信
号ｆがゲート６がら出力される。このアクセススタート
信号ｆは、スタックカウンタ８、コマンド実行制御回路
４、およびＤＲＡＭ制御回路７に供給される。アクセス
スタート信号ｆを受取ると、スタックカウンタ３はカウ
ントダウンされ、コマンドスタック２からは次のコマン
ドが出力され、また、コマンド実行制御回路４はアクセ
ス要求信号Ｃをリセットする。さらに、ＤＲＡＭ制御回
路７は、アクセスシーケンスの実行制御を開始すると共
に、そのアクセスシーケンスが終了するまでの期間ビジ
ー信号を“１°に保持する。 コノ様に、このＤＲＡＭ制御装置は、リフレッシュ要求
信号ｄとメモリアクセス要求信号Ｃが同要求信号ｄは、
前述のように時間監視回路１から一定時間毎に発生され
るため、リフレッシュ要求信号ｄとメモリアクセス要求
信号Ｃが同時に発生される確率は非常に高い。従って、
従来のＤＲＡＭ制御装置では、リフレッシュ動作の実行
のためにアクセス動作が待たされることが頻繁に発生し
、アクセスタイムが全体として遅くなる欠点があった。 （発明が解決しようとする課１ｉ） 従来では、リフレッシュ動作の実行のためにアクセス動
作が待たされることが頻繁に発生し、アクセスタイムが
全体として遅くなる欠点があった。 この発明はこの様な点に艦みなされたもので、リフレッ
シュ要求とアクセス要求が同時に発生する確率が低くな
るようし、高速アクセスを実行できるメモリ制御装置を
提供することを目的とする。 〔発明の構成〕 （課題を解決するための手段） この発明によるメモリ制御装置は、リフレッシュ開始信
号およびアクセス開始信号に応じてメモリ装置のリフレ
ッシュ動作およびアクセス動作をそれぞれ実行制御する
と共に、その実行制御している期間中はビジー信号を発
生するメモリ制御手段と、外部から供給されるアクセス
コマンドを格納するコマンド格納手段と、このコマンド
格納手段に前記アクセスコマンドが格納されているか否
かを検出し、格納されて無い時に第１のリフレッシ要求
信号を発生するコマンド検出手段と、前記コマンド格納
手段に格納されているアクセスコマンドの内容に応じて
アクセス要求信号を発生するアクセス要求信号発生手段
と、前記メモリ制御手段によるメモリ装置のリフレッシ
ュ動作制御を監視し、そのリフレッシュ動作制御が所定
期間以上継続して実行され無い時に、ｗ４２のリフレッ
シ要求信号を発生するリフレッシュ動作監視手段と、前
記ビジー信号の非発生期間において、前記第１または第
２のリフレッシ要求信号が発生された時、前記メモリ制
御手段にリフレッシュ動作を実行制御させるための前記
リフレッシュ開始信号を発生するリフレッシュ開始信号
発生手段と、前記前記ビジー信号および前記第２のリフ
レッシュ要求信号の非発生期間において、前記アクセス
要求信号が発生された時、前記メモリ制御手段にアクセ
ス動作を実行制御させるための前記アクセス開始信号を
発生するアクセス開始信号発生手段とを具備することを
特徴とする （作用） このメモリ制御装置においては、リフレッシュ動作監視
手段から第２のリフレッシ要求信号が発生されない場合
でも、前記コマンド格納手段にアクセスコマンドが格納
されて無い時には、コマンド検出手段によって第１のリ
フレッシ要求信号が発生される。このため、アクセス要
求が発生されない期間においては、第２のリフレッシ要
求信号と関係なく、リフレッシュ動作が随時実行される
。 したがって、所定期間以上継続してリフレッシュ動作が
実行されない場合が少なくなり、第２のリフレッシュ要
求信号が発生される回数が減少する。この様に、第１の
リフレッシュ要求信号はアクセス要求信号が発生されな
い期間にだけ発生され、しかも第２のリフレッシュ要求
信号の発生回数は減少されるので、リフレッシュ要求と
アクセス要求が同時に発生する確率は低くなる。よって
、リフレッシュ動作の実行のためにアクセス動作が待た
される場合が顛繁に発生するのを防止でき、高速アクセ
スを実現することが可能になる。 （実施例） 以下、図面を参照してこの発明の詳細な説明する。 第１図にこの発明の一実施例に係わるＤＲＡＭ制御装置
を示す。このＤ ＲＡ Ｍ ＠ＩＪ御装置は、時間監視
回路１、コマンドスタック２、コマンド実行制御回路４
．２人力ＡＮＤケート５．３人力ＡＮＤゲー）６ 、Ｄ
ＲＡＭ制御回路７、ＯＲゲートｌＯ、スタックカウンタ
１３を備えている。 時間監視回路１はリフレッシュスタート信号ｇを監視し
、リフレッシュスタート信号ｇが所定期間以上継続して
“０“レベルの峙つまり所定期間以上継続してリフレッ
シュ動作が実行されない場合に、“１″レベルの第２リ
フレツシユ要求信号ｄを発生する。このリフレッシュ要
求信号ｄは、２人力ＯＲゲート１０の一方の入力に供給
されると共に、反転されて３人力ＡＮＤゲートＢの第１
人力に供給される。コマンドスタック２は、外部の図示
しないＣＰＵから供給される書き込みまたは読み出しコ
マンドを格納するためのものであり、いわゆるＦＩＦＯ
バッファの構成になっている。 スタックカウンタＩ３は、コマンドスタック２に格納さ
れているコマンドの数をカウントすると共に、そのコマ
ンドスタック２にコマンドが格納されて無い時、つまり
カウント値が「０」の時に“１ルベルの第１リフレツシ
ユ要求信号りを発生する。この第１リフレツシユ要求信
号りは、２人力ＯＲゲート１０の他方の入力に供給され
る。コマンド実行制御回路４は、コマンドスタック２か
ら読み出されたコマンドｂをデコードし、そのデコード
結果をアクセス要求信号Ｃとして３人力ＡＮＤゲート６
の第２人力に供給する。この３人カＡＮＤゲート６の第
３人力にはＤＲＡＭ制御回路７からのビジー信号ｅが反
転されて供給され、その出力はアクセス開始信号ｆとし
てＤＲＡＭ制御回路７、コマンド実行制御回路４、およ
びスタックカウンタ】３に供給される。 “１゛レベルのアクセス開始信号ｆを受信した時、コマ
ンド実行制御回路４はアクセス要求信号Ｃをリセットす
なわち＃０ルベルに設定する。 また、スタックカウンタ】３は、′１“レベルのアクセ
ス開始信号ｆを受信した時、そのカウント値がカウント
ダウンされる。 ＡＮＤゲート５の一方の入力にはＯＲゲート１０からの
出力信号１が供給され、その他方の入力にはＤＲＡＭ制
御回路７からのビジー信号ｅが反転されて供給される。 ＡＮＤゲート５の出力は、す＆ フレッシュ開始信号手としてＤＲＡＭ制御回路７時間監
視回路Ｉにそれぞれ供給される。 Ｄ ＲＡ Ｍ ＄制御回路７は、リフレッシュ開始信号
ｇおよびアクセス開始信号ｆに応じてＤＲＡＭのリフレ
ッシュ動作およびアクセス動作をそれぞれ実行制御する
と共に、その実行制御している期間中は“１″レベルの
ビジー信号ｅを発生する。 次ぎに、第２図および第３図のタイミングチャートを参
照して、メモリ制御ｇ装置の動作を説明する。 コマンドスタック２にコマンドが格納されて無い時は、
スタックカウンタＩ３から“１°レベルの′Ｍ１リフレ
ッシュ要求信号りが発生され、これによって１１２レベ
ルの信号ｉがＡＮＤゲート５の入力に供給される。この
時、ビジー信号ｅが“０゛レベルであれば、１１２レベ
ルのリフレッシュ開始信号ｇがＡＮＤゲート５から出力
される。この結果、ＤＲＡＭのリフレッシュ動作がＤＲ
ＡＭ制御回路７によって実行制御され、そのリフレッシ
ュ動作が終了するまでビジー信号ｅは“ｌゝレベルに保
持される。 そして、リフレッシュ動作が終了してもまだコマンドス
タック２にコマンドが格納されて無い時は、同様にして
再びＤＲＡＭのリフレッシュ動作が実行される。 この様に、コマンドスタック２にコマンドが格納されて
無い時は、スタックカウンタ１３からの第１リフレツシ
ユ信号りによって、随時リフレッシュ動作が実行される
。 コマンドスタック２にコマンドが格納された時は、コマ
ンドスタック２からそのコマンドがコマンドｂとして読
み出されると共に、第１リフレツシユ要求信号りは“０
＃レベルになる。コマンドｂはコマンド実行制御回路４
によってデコードされた後、“ｌ”レベルのアクセス要
求信号ＣとしてＡＮＤゲート６に供給される。この場合
、コマンドｂが供給されてから“１°レベルのアクセス
要求信号Ｃが発生されるまでには、コマンド実行制御回
路４の内部処理に要する時間だけ費される。 尚、第２図はリフレッシュ動作が終了した時点でコマン
ドｂが供給された場合に対応するタイミングチャートで
あり、また第３図にはリフレッシェ動作の実行開始時点
でコマンドわが供給された場合に対応するタイミングチ
ャートである。 アクセス要求信号Ｃが“１°レベルになった時に、第２
リフレツシユ要求信号ｄおよびビジー信号ｅが共に゛０
°レベルであれば、“１２レベルのアクセス開始信号ｆ
がＡＮＤゲート６から発生される。この結果、ＤＲＡＭ
のアクセス動作がＤＲＡＭ制御回路７によって実行制御
され、そのアクセス動作が終了するまでビジー信号ｅは
１゜レベルに保持される。また、アクセス要求信号Ｃは
１１”レベルのアクセス開始信号ｆによって“０”レベ
ルに設定され、またスタックカウンタ１３のカウント値
はカウントダウンされる。 これによって、スタックカウンタ１３のカウント値が「
０」になると、“１ルベルの第１リフレツシユ要求信号
りが発生され、前述したリフレッシュ動作が再度実行さ
れる。 この様に、このＤＲＡＭ＄１１１１装置においては、時
間監視回路ｌから第２リフレツシ要求信号ｄが発生され
ない場合でも、コマンドスタック２にコマンドが格納さ
れて無い時にはスタックカウンタ１３によって第１リフ
レツシ要求信号りが発生される。このため、アクセス要
求信号Ｃが発生されない期間においては、第２リフレツ
シ要求信号ｄと関係なく、リフレッシュ動作が随時実行
される。 したがって、所定期間以上継続してリフレッシュ動作が
実行されない場合が少なくなり、第２リフレツシユ要求
信号ｄが発生される回数が減少する。この様に、第１リ
フレツシユ要求信号りはアクセス要求信号が発生されな
い期間にだけ発生され、しかもｊｆｉ２リフレッシュ要
求信号ｄの発生回数は減少されるので、リフレッシュ要
求とアクセス要求が同時に発生する確率は低くなる。よ
って、リフレッシュ動作の実行のためにアクセス動作が
待たされる場合が頻繁に発生するのを防止できる。
ＲＡＭ （ＤＲＡＭ）のリフレッシュ動作およびアクセ
ス動作を実行制御するメモリ制御装置に関する。 （従来の技術） 従来のＤＲＡＭ制御装置の構成を第４図に示す。この装
置において、時間監視回路１は、リフレッシュスタート
信号ｇが所定期間“０゛であることを検出すると、リフ
レッシュ要求信号ｄを出力する。このリフレッシュ要求
信号ｄはゲート５に供給され、この時ビジー信号Ｃが＃
０２であれば、リフレッシュスタート信号ｇがゲート５
から出力される。このリフレッシュスタート信号ｇは、
時間監視回路ｌ、およびＤＲＡＭ制御回路７に供給され
る。ＤＲＡＭ制御回路７は、リフレッシュスタート信号
ｇを受取ると、ＤＲＡＭに対してリフレッシュシーケン
スの実行制御を開始すると共に、そのリフレッシュシー
ケンスが終了するまでの期間ビジー信号を１°に保持す
る。また、時間監視回路１は、リフレッシニスタート信
号ｇを受取ると、リフレッシュ要求信号ｄをリセットす
る。 一方、コマンドスタック２が外部からアクセスコマンド
ａを受取ると、スタックカウンタ３がカウントアツプさ
れると共に、コマンドスタック２からはスタックされて
いる最も古いコマンドｂが出力される。このコマンドｂ
は、コマンド実行制御回路４によってデコードされ、そ
のデコード結果がアクセス要求信号Ｃとしてゲート６に
供給される。この時、ビジー信号ｅおよびリフレッシュ
要求信号ｄが共に“Ｏｏであれば、アクセススタート信
号ｆがゲート６がら出力される。このアクセススタート
信号ｆは、スタックカウンタ８、コマンド実行制御回路
４、およびＤＲＡＭ制御回路７に供給される。アクセス
スタート信号ｆを受取ると、スタックカウンタ３はカウ
ントダウンされ、コマンドスタック２からは次のコマン
ドが出力され、また、コマンド実行制御回路４はアクセ
ス要求信号Ｃをリセットする。さらに、ＤＲＡＭ制御回
路７は、アクセスシーケンスの実行制御を開始すると共
に、そのアクセスシーケンスが終了するまでの期間ビジ
ー信号を“１°に保持する。 コノ様に、このＤＲＡＭ制御装置は、リフレッシュ要求
信号ｄとメモリアクセス要求信号Ｃが同要求信号ｄは、
前述のように時間監視回路１から一定時間毎に発生され
るため、リフレッシュ要求信号ｄとメモリアクセス要求
信号Ｃが同時に発生される確率は非常に高い。従って、
従来のＤＲＡＭ制御装置では、リフレッシュ動作の実行
のためにアクセス動作が待たされることが頻繁に発生し
、アクセスタイムが全体として遅くなる欠点があった。 （発明が解決しようとする課１ｉ） 従来では、リフレッシュ動作の実行のためにアクセス動
作が待たされることが頻繁に発生し、アクセスタイムが
全体として遅くなる欠点があった。 この発明はこの様な点に艦みなされたもので、リフレッ
シュ要求とアクセス要求が同時に発生する確率が低くな
るようし、高速アクセスを実行できるメモリ制御装置を
提供することを目的とする。 〔発明の構成〕 （課題を解決するための手段） この発明によるメモリ制御装置は、リフレッシュ開始信
号およびアクセス開始信号に応じてメモリ装置のリフレ
ッシュ動作およびアクセス動作をそれぞれ実行制御する
と共に、その実行制御している期間中はビジー信号を発
生するメモリ制御手段と、外部から供給されるアクセス
コマンドを格納するコマンド格納手段と、このコマンド
格納手段に前記アクセスコマンドが格納されているか否
かを検出し、格納されて無い時に第１のリフレッシ要求
信号を発生するコマンド検出手段と、前記コマンド格納
手段に格納されているアクセスコマンドの内容に応じて
アクセス要求信号を発生するアクセス要求信号発生手段
と、前記メモリ制御手段によるメモリ装置のリフレッシ
ュ動作制御を監視し、そのリフレッシュ動作制御が所定
期間以上継続して実行され無い時に、ｗ４２のリフレッ
シ要求信号を発生するリフレッシュ動作監視手段と、前
記ビジー信号の非発生期間において、前記第１または第
２のリフレッシ要求信号が発生された時、前記メモリ制
御手段にリフレッシュ動作を実行制御させるための前記
リフレッシュ開始信号を発生するリフレッシュ開始信号
発生手段と、前記前記ビジー信号および前記第２のリフ
レッシュ要求信号の非発生期間において、前記アクセス
要求信号が発生された時、前記メモリ制御手段にアクセ
ス動作を実行制御させるための前記アクセス開始信号を
発生するアクセス開始信号発生手段とを具備することを
特徴とする （作用） このメモリ制御装置においては、リフレッシュ動作監視
手段から第２のリフレッシ要求信号が発生されない場合
でも、前記コマンド格納手段にアクセスコマンドが格納
されて無い時には、コマンド検出手段によって第１のリ
フレッシ要求信号が発生される。このため、アクセス要
求が発生されない期間においては、第２のリフレッシ要
求信号と関係なく、リフレッシュ動作が随時実行される
。 したがって、所定期間以上継続してリフレッシュ動作が
実行されない場合が少なくなり、第２のリフレッシュ要
求信号が発生される回数が減少する。この様に、第１の
リフレッシュ要求信号はアクセス要求信号が発生されな
い期間にだけ発生され、しかも第２のリフレッシュ要求
信号の発生回数は減少されるので、リフレッシュ要求と
アクセス要求が同時に発生する確率は低くなる。よって
、リフレッシュ動作の実行のためにアクセス動作が待た
される場合が顛繁に発生するのを防止でき、高速アクセ
スを実現することが可能になる。 （実施例） 以下、図面を参照してこの発明の詳細な説明する。 第１図にこの発明の一実施例に係わるＤＲＡＭ制御装置
を示す。このＤ ＲＡ Ｍ ＠ＩＪ御装置は、時間監視
回路１、コマンドスタック２、コマンド実行制御回路４
．２人力ＡＮＤケート５．３人力ＡＮＤゲー）６ 、Ｄ
ＲＡＭ制御回路７、ＯＲゲートｌＯ、スタックカウンタ
１３を備えている。 時間監視回路１はリフレッシュスタート信号ｇを監視し
、リフレッシュスタート信号ｇが所定期間以上継続して
“０“レベルの峙つまり所定期間以上継続してリフレッ
シュ動作が実行されない場合に、“１″レベルの第２リ
フレツシユ要求信号ｄを発生する。このリフレッシュ要
求信号ｄは、２人力ＯＲゲート１０の一方の入力に供給
されると共に、反転されて３人力ＡＮＤゲートＢの第１
人力に供給される。コマンドスタック２は、外部の図示
しないＣＰＵから供給される書き込みまたは読み出しコ
マンドを格納するためのものであり、いわゆるＦＩＦＯ
バッファの構成になっている。 スタックカウンタＩ３は、コマンドスタック２に格納さ
れているコマンドの数をカウントすると共に、そのコマ
ンドスタック２にコマンドが格納されて無い時、つまり
カウント値が「０」の時に“１ルベルの第１リフレツシ
ユ要求信号りを発生する。この第１リフレツシユ要求信
号りは、２人力ＯＲゲート１０の他方の入力に供給され
る。コマンド実行制御回路４は、コマンドスタック２か
ら読み出されたコマンドｂをデコードし、そのデコード
結果をアクセス要求信号Ｃとして３人力ＡＮＤゲート６
の第２人力に供給する。この３人カＡＮＤゲート６の第
３人力にはＤＲＡＭ制御回路７からのビジー信号ｅが反
転されて供給され、その出力はアクセス開始信号ｆとし
てＤＲＡＭ制御回路７、コマンド実行制御回路４、およ
びスタックカウンタ】３に供給される。 “１゛レベルのアクセス開始信号ｆを受信した時、コマ
ンド実行制御回路４はアクセス要求信号Ｃをリセットす
なわち＃０ルベルに設定する。 また、スタックカウンタ】３は、′１“レベルのアクセ
ス開始信号ｆを受信した時、そのカウント値がカウント
ダウンされる。 ＡＮＤゲート５の一方の入力にはＯＲゲート１０からの
出力信号１が供給され、その他方の入力にはＤＲＡＭ制
御回路７からのビジー信号ｅが反転されて供給される。 ＡＮＤゲート５の出力は、す＆ フレッシュ開始信号手としてＤＲＡＭ制御回路７時間監
視回路Ｉにそれぞれ供給される。 Ｄ ＲＡ Ｍ ＄制御回路７は、リフレッシュ開始信号
ｇおよびアクセス開始信号ｆに応じてＤＲＡＭのリフレ
ッシュ動作およびアクセス動作をそれぞれ実行制御する
と共に、その実行制御している期間中は“１″レベルの
ビジー信号ｅを発生する。 次ぎに、第２図および第３図のタイミングチャートを参
照して、メモリ制御ｇ装置の動作を説明する。 コマンドスタック２にコマンドが格納されて無い時は、
スタックカウンタＩ３から“１°レベルの′Ｍ１リフレ
ッシュ要求信号りが発生され、これによって１１２レベ
ルの信号ｉがＡＮＤゲート５の入力に供給される。この
時、ビジー信号ｅが“０゛レベルであれば、１１２レベ
ルのリフレッシュ開始信号ｇがＡＮＤゲート５から出力
される。この結果、ＤＲＡＭのリフレッシュ動作がＤＲ
ＡＭ制御回路７によって実行制御され、そのリフレッシ
ュ動作が終了するまでビジー信号ｅは“ｌゝレベルに保
持される。 そして、リフレッシュ動作が終了してもまだコマンドス
タック２にコマンドが格納されて無い時は、同様にして
再びＤＲＡＭのリフレッシュ動作が実行される。 この様に、コマンドスタック２にコマンドが格納されて
無い時は、スタックカウンタ１３からの第１リフレツシ
ユ信号りによって、随時リフレッシュ動作が実行される
。 コマンドスタック２にコマンドが格納された時は、コマ
ンドスタック２からそのコマンドがコマンドｂとして読
み出されると共に、第１リフレツシユ要求信号りは“０
＃レベルになる。コマンドｂはコマンド実行制御回路４
によってデコードされた後、“ｌ”レベルのアクセス要
求信号ＣとしてＡＮＤゲート６に供給される。この場合
、コマンドｂが供給されてから“１°レベルのアクセス
要求信号Ｃが発生されるまでには、コマンド実行制御回
路４の内部処理に要する時間だけ費される。 尚、第２図はリフレッシュ動作が終了した時点でコマン
ドｂが供給された場合に対応するタイミングチャートで
あり、また第３図にはリフレッシェ動作の実行開始時点
でコマンドわが供給された場合に対応するタイミングチ
ャートである。 アクセス要求信号Ｃが“１°レベルになった時に、第２
リフレツシユ要求信号ｄおよびビジー信号ｅが共に゛０
°レベルであれば、“１２レベルのアクセス開始信号ｆ
がＡＮＤゲート６から発生される。この結果、ＤＲＡＭ
のアクセス動作がＤＲＡＭ制御回路７によって実行制御
され、そのアクセス動作が終了するまでビジー信号ｅは
１゜レベルに保持される。また、アクセス要求信号Ｃは
１１”レベルのアクセス開始信号ｆによって“０”レベ
ルに設定され、またスタックカウンタ１３のカウント値
はカウントダウンされる。 これによって、スタックカウンタ１３のカウント値が「
０」になると、“１ルベルの第１リフレツシユ要求信号
りが発生され、前述したリフレッシュ動作が再度実行さ
れる。 この様に、このＤＲＡＭ＄１１１１装置においては、時
間監視回路ｌから第２リフレツシ要求信号ｄが発生され
ない場合でも、コマンドスタック２にコマンドが格納さ
れて無い時にはスタックカウンタ１３によって第１リフ
レツシ要求信号りが発生される。このため、アクセス要
求信号Ｃが発生されない期間においては、第２リフレツ
シ要求信号ｄと関係なく、リフレッシュ動作が随時実行
される。 したがって、所定期間以上継続してリフレッシュ動作が
実行されない場合が少なくなり、第２リフレツシユ要求
信号ｄが発生される回数が減少する。この様に、第１リ
フレツシユ要求信号りはアクセス要求信号が発生されな
い期間にだけ発生され、しかもｊｆｉ２リフレッシュ要
求信号ｄの発生回数は減少されるので、リフレッシュ要
求とアクセス要求が同時に発生する確率は低くなる。よ
って、リフレッシュ動作の実行のためにアクセス動作が
待たされる場合が頻繁に発生するのを防止できる。
以上のように、この発明によれば、リフレッシュ要求と
アクセス要求が同時に発生する確率を低くでき、高速ア
クセスを実行することが可能になる。
アクセス要求が同時に発生する確率を低くでき、高速ア
クセスを実行することが可能になる。
第１図はこの発明の一実施例に係わるメモリ制御装置を
示すブロック図、第２図および第３図はそれぞれ第１図
に示したメモリ制御装置の動作を説明するタイミングチ
ャート、第４図は従来のメモリ制御装置を示すブロック
図である。 １・・・時間監視回路、２・・・コマンドスタック、４
・・・コマンド実行制御回路、５６・・・ＡＮＤゲート
、７・・・ＤＲＡＭ制御回路、１０・・・ＯＲゲート、
１３・・・スタックカウンタ。
示すブロック図、第２図および第３図はそれぞれ第１図
に示したメモリ制御装置の動作を説明するタイミングチ
ャート、第４図は従来のメモリ制御装置を示すブロック
図である。 １・・・時間監視回路、２・・・コマンドスタック、４
・・・コマンド実行制御回路、５６・・・ＡＮＤゲート
、７・・・ＤＲＡＭ制御回路、１０・・・ＯＲゲート、
１３・・・スタックカウンタ。
Claims (1)
- リフレッシュ開始信号およびアクセス開始信号に応じて
メモリ装置のリフレッシュ動作およびアクセス動作をそ
れぞれ実行制御すると共に、その実行制御している期間
中はビジー信号を発生するメモリ制御手段と、外部から
供給されるアクセスコマンドを格納するコマンド格納手
段と、このコマンド格納手段に前記アクセスコマンドが
格納されているか否かを検出し、格納されて無い時に第
１のリフレッシ要求信号を発生するコマンド検出手段と
、前記コマンド格納手段に格納されているアクセスコマ
ンドの内容に応じてアクセス要求信号を発生するアクセ
ス要求信号発生手段と、前記メモリ制御手段によるメモ
リ装置のリフレッシュ動作制御を監視し、そのリフレッ
シュ動作制御が所定期間以上継続して実行され無い時に
、第２のリフレッシ要求信号を発生するリフレッシュ動
作監視手段と、前記ビジー信号の非発生期間において、
前記第１または第２のリフレッシ要求信号が発生された
時、前記メモリ制御手段にリフレッシュ動作を実行制御
させるための前記リフレッシュ開始信号を発生するリフ
レッシュ開始信号発生手段と、前記ビジー信号および前
記第２のリフレッシュ要求信号の非発生期間において、
前記アクセス要求信号が発生された時、前記メモリ制御
手段にアクセス動作を実行制御させるための前記アクセ
ス開始信号を発生するアクセス開始信号発生手段とを具
備することを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183660A JPH0349094A (ja) | 1989-07-18 | 1989-07-18 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183660A JPH0349094A (ja) | 1989-07-18 | 1989-07-18 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0349094A true JPH0349094A (ja) | 1991-03-01 |
Family
ID=16139699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1183660A Pending JPH0349094A (ja) | 1989-07-18 | 1989-07-18 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0349094A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011018435A (ja) * | 2004-11-24 | 2011-01-27 | Qualcomm Inc | 揮発性メモリの性能へのリフレッシュ動作の影響を最小化する方法およびシステム |
| JP2020517024A (ja) * | 2017-04-14 | 2020-06-11 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | メモリリフレッシュ技術およびコンピュータシステム |
-
1989
- 1989-07-18 JP JP1183660A patent/JPH0349094A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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