JPH0353662B2 - - Google Patents
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- JPH0353662B2 JPH0353662B2 JP59190339A JP19033984A JPH0353662B2 JP H0353662 B2 JPH0353662 B2 JP H0353662B2 JP 59190339 A JP59190339 A JP 59190339A JP 19033984 A JP19033984 A JP 19033984A JP H0353662 B2 JPH0353662 B2 JP H0353662B2
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、チヤネル処理方式に係わり、特に入
出力装置とチヤネルとの間のデータ転送を任意の
バイト数で行い得ると共にチヤネルの処理を簡単
化出来るようにした入出力システムに関するもの
である。
出力装置とチヤネルとの間のデータ転送を任意の
バイト数で行い得ると共にチヤネルの処理を簡単
化出来るようにした入出力システムに関するもの
である。
マルチプレクサ・チヤネルにおいては、一回の
入出力装置との結合で転送されるバイト数は１バ
イト又は数バイトであり、これは入出力装置の種
類に依存する。従来のマルチプレクサ・チヤネル
における転送制御手順は、１バイト転送されると
次の転送要求が発生し、該転送要求を認識すると
バイト・カウント値の更新や次の転送データの設
定若しくは格納を行う。転送バイト数が数バイト
の場合、転送データを一時記憶し、１バイト毎に
前記処理手順を繰り返す。従つて、一台の入出力
装置に対するる処理時間は、転送バイト幅に比例
して大きくなる為、マルチプレクサ・チヤネルに
対する影響が無視出来ない。特に、マイクロプロ
グラム制御のマルチプレクサ・チヤネルの場合、
走行ステツプ数の増大を招く。また、一台のマル
チプレクサ・チヤネルに対し種々のバイト幅の入
出力装置を接続した場合でも、基本的には１バイ
ト幅で処理されるため、マルチプレクサ・チヤネ
ルの性能がバイト幅の広い入出力装置により制限
されることになる。この問題点は入出力装置のデ
ータ転送幅をマルチプレクサ・チヤネルが意識し
ていない為に生じるものである。
入出力装置との結合で転送されるバイト数は１バ
イト又は数バイトであり、これは入出力装置の種
類に依存する。従来のマルチプレクサ・チヤネル
における転送制御手順は、１バイト転送されると
次の転送要求が発生し、該転送要求を認識すると
バイト・カウント値の更新や次の転送データの設
定若しくは格納を行う。転送バイト数が数バイト
の場合、転送データを一時記憶し、１バイト毎に
前記処理手順を繰り返す。従つて、一台の入出力
装置に対するる処理時間は、転送バイト幅に比例
して大きくなる為、マルチプレクサ・チヤネルに
対する影響が無視出来ない。特に、マイクロプロ
グラム制御のマルチプレクサ・チヤネルの場合、
走行ステツプ数の増大を招く。また、一台のマル
チプレクサ・チヤネルに対し種々のバイト幅の入
出力装置を接続した場合でも、基本的には１バイ
ト幅で処理されるため、マルチプレクサ・チヤネ
ルの性能がバイト幅の広い入出力装置により制限
されることになる。この問題点は入出力装置のデ
ータ転送幅をマルチプレクサ・チヤネルが意識し
ていない為に生じるものである。
本発明は、上記の考案に基づくものであつて、
データ転送に要する処理時間（但し入出力装置と
の実際のデータ送受信に要する時間は除く）を転
送バイト幅に関係なく一定とすることにより、マ
ルチプレクサ・チヤネルのデータ転送能力を向上
させることを目的としている。
データ転送に要する処理時間（但し入出力装置と
の実際のデータ送受信に要する時間は除く）を転
送バイト幅に関係なく一定とすることにより、マ
ルチプレクサ・チヤネルのデータ転送能力を向上
させることを目的としている。
そしてそのため本発明の請求項１の入出力シス
テムは、 メモリと、 マルチプレクサ・チヤネルと、 複数の入出力装置と を具備する入出力システムであつて、 前記マルチプレクサ・チヤネルは、 複数の入出力装置のそれぞれに対応して設けら
れたサブチヤネルと、 各サブチヤネルに設けられたバツフアと、 入出力装置に接続され、接続された入出力装置
から転送されてきたデータ又は接続された入出力
装置に転送すべきデータを一時的に記憶する入出
力バツフアと、 一回の結合における前記入出力バツフアと入出
力装置間の転送バイト数をカウントするローカ
ル・カウンタと、 結合時の転送バイト数を指定するバイト・リク
エスト・レジスタと、 バイト・カウント値がセツトされるバイト・カ
ウンタ・レジスタと、 前記バイト・リクエスト・レジスタの値と前記
ローカル・レジスタの値とを比較し、両者が一致
した時に処理要求を発行する比較手段と、 前記処理要求が発行された時に前記バイト・カ
ウンタ・レジスタの値をローカル・カウンタの値
だけ減らす減算手段と 前記処理要求が発行された時に、当該処理要求
を処理するプログラム制御の処理手段と を具備し、 前記プログラム制御の処理手段は、前記処理要
求が発行された時のオペレーシヨンがリード・オ
ペレーシヨンであつた場合には、前記入出力バツ
フアとの間でデータ転送を行つた入出力装置に対
応するサブチヤネルのバツフアに前記入出力バツ
フアのデータを転送し、しかる後に当該サブチヤ
ネルのデータを前記メモリに転送するための制御
を行うように構成されている ことを特徴とするものである。
テムは、 メモリと、 マルチプレクサ・チヤネルと、 複数の入出力装置と を具備する入出力システムであつて、 前記マルチプレクサ・チヤネルは、 複数の入出力装置のそれぞれに対応して設けら
れたサブチヤネルと、 各サブチヤネルに設けられたバツフアと、 入出力装置に接続され、接続された入出力装置
から転送されてきたデータ又は接続された入出力
装置に転送すべきデータを一時的に記憶する入出
力バツフアと、 一回の結合における前記入出力バツフアと入出
力装置間の転送バイト数をカウントするローカ
ル・カウンタと、 結合時の転送バイト数を指定するバイト・リク
エスト・レジスタと、 バイト・カウント値がセツトされるバイト・カ
ウンタ・レジスタと、 前記バイト・リクエスト・レジスタの値と前記
ローカル・レジスタの値とを比較し、両者が一致
した時に処理要求を発行する比較手段と、 前記処理要求が発行された時に前記バイト・カ
ウンタ・レジスタの値をローカル・カウンタの値
だけ減らす減算手段と 前記処理要求が発行された時に、当該処理要求
を処理するプログラム制御の処理手段と を具備し、 前記プログラム制御の処理手段は、前記処理要
求が発行された時のオペレーシヨンがリード・オ
ペレーシヨンであつた場合には、前記入出力バツ
フアとの間でデータ転送を行つた入出力装置に対
応するサブチヤネルのバツフアに前記入出力バツ
フアのデータを転送し、しかる後に当該サブチヤ
ネルのデータを前記メモリに転送するための制御
を行うように構成されている ことを特徴とするものである。
また、本発明の請求項２の入出力システムは、
請求項１の入出力システムにおいて、プログラム
制御の処理手段が、前記処理要求が発行された時
のオペレーシヨンがライト・オペレーシヨンの場
合には、前記入出力バツフアとの間でデータ転送
を行つた入出力装置に対して次に送るべきデータ
を、メモリから当該入出力装置に対応するサブチ
ヤネルのバツフアに転送するための処理を行うよ
うに構成されている ことを特徴とするものである。
請求項１の入出力システムにおいて、プログラム
制御の処理手段が、前記処理要求が発行された時
のオペレーシヨンがライト・オペレーシヨンの場
合には、前記入出力バツフアとの間でデータ転送
を行つた入出力装置に対して次に送るべきデータ
を、メモリから当該入出力装置に対応するサブチ
ヤネルのバツフアに転送するための処理を行うよ
うに構成されている ことを特徴とするものである。
第１図はマルチプレクサ・チヤネルの概要を示
す図である。第１図において、１はメモリ、２は
マルチプレクサ・チヤネル、３−１と３−２はサ
ブチヤネル、４はマイクロプロセツサ、５−１と
５−２はバツフア、６は入出力バツフアをそれぞ
れ示している。マルチプレクサ・チヤネル２は、
サブチヤネル３−１と３−２及びマイクロプロセ
ツサ４を有している。サブチヤネルは２台しか示
されていないが、サブチヤネルは入出力装置の数
だけ存在するものである。サブチヤネル３−１は
バツフア５−１を有しており、サブチヤネル３−
２はバツフア５−２を有している。マイクロプロ
セツサ４は、マルチプレクサ・チヤネル２全体を
制御するものである。入出力バツフア６は入出力
装置へ送るべきデータ又は入出力装置から送られ
て来たデータを一時的に保持するものである。
す図である。第１図において、１はメモリ、２は
マルチプレクサ・チヤネル、３−１と３−２はサ
ブチヤネル、４はマイクロプロセツサ、５−１と
５−２はバツフア、６は入出力バツフアをそれぞ
れ示している。マルチプレクサ・チヤネル２は、
サブチヤネル３−１と３−２及びマイクロプロセ
ツサ４を有している。サブチヤネルは２台しか示
されていないが、サブチヤネルは入出力装置の数
だけ存在するものである。サブチヤネル３−１は
バツフア５−１を有しており、サブチヤネル３−
２はバツフア５−２を有している。マイクロプロ
セツサ４は、マルチプレクサ・チヤネル２全体を
制御するものである。入出力バツフア６は入出力
装置へ送るべきデータ又は入出力装置から送られ
て来たデータを一時的に保持するものである。
第２図は本発明の１実施例構成を示す図であ
る。第２図において、７はバイト・リクエスト・
レジスタ、８はローカル・カウンタ、９はバイ
ト・カウンタ・レジスタ、１０は比較器、１１は
減算器、１２−ｉは入出力装置、１３はゲートを
それぞれ示している。符号６，７，８，９，１
０，１１，１３の部分は、マルチプレクサ・チヤ
ネル２内に存在する。
る。第２図において、７はバイト・リクエスト・
レジスタ、８はローカル・カウンタ、９はバイ
ト・カウンタ・レジスタ、１０は比較器、１１は
減算器、１２−ｉは入出力装置、１３はゲートを
それぞれ示している。符号６，７，８，９，１
０，１１，１３の部分は、マルチプレクサ・チヤ
ネル２内に存在する。
入出力バツフア６はｎ＋１個の部分から構成さ
れている。バイト・リクエスト・レジスタ７には
要求転送バイト幅がセツトされる。ローカル・カ
ウンタ８は、入出力装置１２−ｉとの転送バイト
数をカウントするものである。バイト・カウン
タ・レジスタ９にはサブチヤネル３−ｉ内のバイ
ト・カウンタの値がセツトされる。比較器１０
は、ローカル・カウンタ８の値がバイト・リクエ
スト・レジスタ７の値と一致すると、チヤネル
（マイクロプログラム）に対して処理要求
CHREQを発行するものある。減算器１１は、処
理要求CHREQが発行された時、バイト・カウン
タ・レジスタ９の値からローカル・カウンタ８の
値を減算し、これを再びバイト・カウンタ・レジ
スタ９にセツトするものである。入出力バツフア
６に１バイトのデータが送られて来る度又は出力
バツフア６から入出力装置１２−ｉに１バイトの
データが送られる度に、カウント・アツプ指示信
号UPが「１」になり、ローカル・カウンタ８の
値がカウント・アツプされる。READの場合に
は処理要求CHREQが発行されると、マイクロプ
ロセツサ４のマイクロプログラムの制御により、
入出力バツフア６のデータがサブチヤネル３−ｉ
のバツフア５−ｉを経由してメモリ１に格納され
る。WRITEの場合には処理要求CHREQが発行
されると、マイクロプロセツサ４の制御により、
メモリ１のデータがサブチヤネル３−ｉのバツフ
ア５−ｉを経由して入出力バツフア６に格納され
る。
れている。バイト・リクエスト・レジスタ７には
要求転送バイト幅がセツトされる。ローカル・カ
ウンタ８は、入出力装置１２−ｉとの転送バイト
数をカウントするものである。バイト・カウン
タ・レジスタ９にはサブチヤネル３−ｉ内のバイ
ト・カウンタの値がセツトされる。比較器１０
は、ローカル・カウンタ８の値がバイト・リクエ
スト・レジスタ７の値と一致すると、チヤネル
（マイクロプログラム）に対して処理要求
CHREQを発行するものある。減算器１１は、処
理要求CHREQが発行された時、バイト・カウン
タ・レジスタ９の値からローカル・カウンタ８の
値を減算し、これを再びバイト・カウンタ・レジ
スタ９にセツトするものである。入出力バツフア
６に１バイトのデータが送られて来る度又は出力
バツフア６から入出力装置１２−ｉに１バイトの
データが送られる度に、カウント・アツプ指示信
号UPが「１」になり、ローカル・カウンタ８の
値がカウント・アツプされる。READの場合に
は処理要求CHREQが発行されると、マイクロプ
ロセツサ４のマイクロプログラムの制御により、
入出力バツフア６のデータがサブチヤネル３−ｉ
のバツフア５−ｉを経由してメモリ１に格納され
る。WRITEの場合には処理要求CHREQが発行
されると、マイクロプロセツサ４の制御により、
メモリ１のデータがサブチヤネル３−ｉのバツフ
ア５−ｉを経由して入出力バツフア６に格納され
る。
次に第２図の実施例の動作について説明する。
転送バイト幅のｍバイトの入出力装置１２−ｉに
対して起動が掛けられると、マイクロプログラム
は対応するるサブチヤネル３−ｉを確定し、サブ
チヤネル３−ｉの中に保持されている転送バイト
幅ｍをバイト・リクエスト・レジスタ７にセツト
する。同時に、ローカル・カウンタ８の初期化処
理及びバイト・カウンタ・レジスタ９の設定を行
う。入出力装置１２−ｉとの間でデータ転送が行
われると、１バイト転送毎にローカル・カウンタ
８の値がカウント・アツプされ、バイト・リクエ
スト・レジスタ７の値と比較され、一致すると、
マイクロプログラムに対して転送処理要求
CHREQが発行される。また、バイト・カウン
タ・レジスタ９の値は、ローカル・カウンタ８の
値だけ減らされる。マイクロプログラム側では、
処理要求CHREQを認識すると、処理要求
CHREQを発行した入出力装置１２−ｉ及びサブ
チヤネル３−ｉを確定し、サブチヤネル３−ｉ内
のバイト・カウンタ値を参照する。バイト・カウ
ンタ値が入出力装置１２−ｉの転送バイト幅より
小さい場合には新たなバイト・リクエストをバイ
ト・リクエスト・レジスタ７にセツトし、次の転
送の準備を行い、バイト・カウンタ値が入出力装
置１２−ｉの転送バイト幅より大きい場合には入
出力装置１２−ｉの転送バイト幅をバイト・リク
エスト・レジスタ７にセツトし、次の転送の準備
を行う。また、マイクロプログラムは、READ
系コマンドの場合はこれと同時に入出力バツフア
６のデータをサブチヤネル３−ｉのバツフア５−
ｉに格納し、しかる後にメモリ１に送るための処
理を行い、WRITE系コマンドの場合はこれと同
時にメモリ１のデータをサブチヤネル３−ｉのバ
ツフア５−ｉに送り、しかる後に入出力バツフア
６に格納すための処理を行う。さらに、マイクロ
プログラムは、処理要求CHREQが発行される
と、チエインデータ処理等も行う。
転送バイト幅のｍバイトの入出力装置１２−ｉに
対して起動が掛けられると、マイクロプログラム
は対応するるサブチヤネル３−ｉを確定し、サブ
チヤネル３−ｉの中に保持されている転送バイト
幅ｍをバイト・リクエスト・レジスタ７にセツト
する。同時に、ローカル・カウンタ８の初期化処
理及びバイト・カウンタ・レジスタ９の設定を行
う。入出力装置１２−ｉとの間でデータ転送が行
われると、１バイト転送毎にローカル・カウンタ
８の値がカウント・アツプされ、バイト・リクエ
スト・レジスタ７の値と比較され、一致すると、
マイクロプログラムに対して転送処理要求
CHREQが発行される。また、バイト・カウン
タ・レジスタ９の値は、ローカル・カウンタ８の
値だけ減らされる。マイクロプログラム側では、
処理要求CHREQを認識すると、処理要求
CHREQを発行した入出力装置１２−ｉ及びサブ
チヤネル３−ｉを確定し、サブチヤネル３−ｉ内
のバイト・カウンタ値を参照する。バイト・カウ
ンタ値が入出力装置１２−ｉの転送バイト幅より
小さい場合には新たなバイト・リクエストをバイ
ト・リクエスト・レジスタ７にセツトし、次の転
送の準備を行い、バイト・カウンタ値が入出力装
置１２−ｉの転送バイト幅より大きい場合には入
出力装置１２−ｉの転送バイト幅をバイト・リク
エスト・レジスタ７にセツトし、次の転送の準備
を行う。また、マイクロプログラムは、READ
系コマンドの場合はこれと同時に入出力バツフア
６のデータをサブチヤネル３−ｉのバツフア５−
ｉに格納し、しかる後にメモリ１に送るための処
理を行い、WRITE系コマンドの場合はこれと同
時にメモリ１のデータをサブチヤネル３−ｉのバ
ツフア５−ｉに送り、しかる後に入出力バツフア
６に格納すための処理を行う。さらに、マイクロ
プログラムは、処理要求CHREQが発行される
と、チエインデータ処理等も行う。
以上の説明から明らかなように、本発明によれ
ば、一度の入出力装置との結合で複数バイトのデ
ータ転送を行う場合でも、マイクロプログラム側
の処理が転送開始時か或いは終了時の一度で済む
ため、処理時間を短縮でき、マルチプレクサ・チ
ヤネルの転送能力を向上出来る。
ば、一度の入出力装置との結合で複数バイトのデ
ータ転送を行う場合でも、マイクロプログラム側
の処理が転送開始時か或いは終了時の一度で済む
ため、処理時間を短縮でき、マルチプレクサ・チ
ヤネルの転送能力を向上出来る。
第１図はマルチプレクサ・チヤネルの概要を示
す図、第２図は本発明の１実施例構成を示す図で
ある。 １…メモリ、２…マルチプレクサ・チヤネル、
３−１と３−２…サブチヤネル、４…マイクロプ
ロセツサ、５−１と５−２…バツフア、６…入出
力バツフア、７…バイト・リクエスト・レジス
タ、８…ローカル・カウンタ、９…バイト・カウ
ンタ・レジスタ、１０…比較器、１１…減算器、
１２−ｉ…入出力装置、１３…ゲート。
す図、第２図は本発明の１実施例構成を示す図で
ある。 １…メモリ、２…マルチプレクサ・チヤネル、
３−１と３−２…サブチヤネル、４…マイクロプ
ロセツサ、５−１と５−２…バツフア、６…入出
力バツフア、７…バイト・リクエスト・レジス
タ、８…ローカル・カウンタ、９…バイト・カウ
ンタ・レジスタ、１０…比較器、１１…減算器、
１２−ｉ…入出力装置、１３…ゲート。
Claims (1)
- 【特許請求の範囲】 １ メモリと、 マルチプレクサ・チヤネルと、 複数の入出力装置と を具備する入出力システムであつて、 前記マルチプレクサ・チヤネルは、 複数の入出力装置のそれぞれに対応して設けら
れたサブチヤネルと、 各サブチヤネルに設けられたバツフアと、 入出力装置に接続され、接続された入出力装置
から転送されてきたデータ又は接続された入出力
装置に転送すべきデータを一時的に記憶する入出
力バツフアと、 一回の結合における前記入出力バツフアと入出
力装置間の転送バイト数をカウントするローカ
ル・カウンタと、 結合時の転送バイト数を指定するバイト・リク
エスト・レジスタと、 バイト・カウント値がセツトされるバイト・カ
ウンタ・レジスタと、 前記バイト・リクエスト・レジスタの値と前記
ローカル・レジスタの値とを比較し、両者が一致
した時に処理要求を発行する比較手段と、 前記処理要求が発行された時に前記バイト・カ
ウンタ・レジスタの値をローカル・カウンタの値
だけ減らす減算手段と 前記処理要求が発行された時に、当該処理要求
を処理するプログラム制御の処理手段と を具備し、 前記プログラム制御の処理手段は、前記処理要
求が発行された時のオペレーシヨンがリード・オ
ペレーシヨンであつた場合には、前記入出力バツ
フアとの間でデータ転送を行つた入出力装置に対
応するサブチヤネルのバツフアに前記入出力バツ
フアのデータを転送し、しかる後に当該サブチヤ
ネルのデータを前記メモリに転送するための制御
を行うように構成されている ことを特徴とする入出力システム。 ２ 前記プログラム制御の処理手段は、前記処理
要求が発行された時のオペレーシヨンがライト・
オペレーシヨンの場合には、前記入出力バツフア
との間でデータ転送を行つた入出力装置に対して
次に送るべきデータを、メモリから当該入出力装
置に対応するサブチヤネルのバツフアに転送する
ための処理を行うように構成されている ことを特徴とする請求項１の入出力システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19033984A JPS6182261A (ja) | 1984-09-11 | 1984-09-11 | 入出力システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19033984A JPS6182261A (ja) | 1984-09-11 | 1984-09-11 | 入出力システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6182261A JPS6182261A (ja) | 1986-04-25 |
| JPH0353662B2 true JPH0353662B2 (ja) | 1991-08-15 |
Family
ID=16256547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19033984A Granted JPS6182261A (ja) | 1984-09-11 | 1984-09-11 | 入出力システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182261A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6466766A (en) * | 1987-09-08 | 1989-03-13 | Nec Corp | Output data production/output system for asynchronous output |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5913768B2 (ja) * | 1979-04-04 | 1984-03-31 | 富士通株式会社 | チャネル転送制御方式 |
-
1984
- 1984-09-11 JP JP19033984A patent/JPS6182261A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6182261A (ja) | 1986-04-25 |
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