JPH0354653A - マイクロプロセッサの固定データ書込方法 - Google Patents
マイクロプロセッサの固定データ書込方法Info
- Publication number
- JPH0354653A JPH0354653A JP19033289A JP19033289A JPH0354653A JP H0354653 A JPH0354653 A JP H0354653A JP 19033289 A JP19033289 A JP 19033289A JP 19033289 A JP19033289 A JP 19033289A JP H0354653 A JPH0354653 A JP H0354653A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- gate
- rom
- data
- memory control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の１１用分野
本発明は、ＲＯＭに記憶された固定データが書き込まれ
るＲＡＭを備えたマイクロプロセッサの固定データ書込
方法に関するものである。
るＲＡＭを備えたマイクロプロセッサの固定データ書込
方法に関するものである。
従来の技術
一般に、ＲＯＭのデータをＲＡＭのある領域に写してそ
のＲＡＭの領域をＲＯＭとして活用することが行われて
いるが、その場合のＲＯＭに記憶された固定データ書込
方法の従来の一例を第４図に基づいて説明する。
のＲＡＭの領域をＲＯＭとして活用することが行われて
いるが、その場合のＲＯＭに記憶された固定データ書込
方法の従来の一例を第４図に基づいて説明する。
まず、ＣＰＵＩにはアドレスバス２を介してＲ○Ｍ３、
シャドウＲＡＭなどのＲＡＭ４、アドレスデコーダ５及
びメモリーコントロール６が接続されている。また、前
記ＣＰＵＩには、データバス７を介して前記ＲＯＭ３と
前記ＲＡＭ４とが接続されている。さらに、前記ＲＯＭ
３と前記ＲＡＭ４とのＣＥには前記アドレスデコーダ５
が接続されており、前記ＲＯＭ３と前記ＲＡＭ４の○Ｅ
は前記メモリーコントロール６のＭＥＭＲに接続され、
前記ＲＡＭ４のＷＲは前記メモリーコントロール６のＭ
Ｅ Ｍ Ｗに接続されている。また、前記メモリーコ
ントロール６は、前記ＣＰＵｌに形成されたＷＲとＲＤ
とに接続されている。
シャドウＲＡＭなどのＲＡＭ４、アドレスデコーダ５及
びメモリーコントロール６が接続されている。また、前
記ＣＰＵＩには、データバス７を介して前記ＲＯＭ３と
前記ＲＡＭ４とが接続されている。さらに、前記ＲＯＭ
３と前記ＲＡＭ４とのＣＥには前記アドレスデコーダ５
が接続されており、前記ＲＯＭ３と前記ＲＡＭ４の○Ｅ
は前記メモリーコントロール６のＭＥＭＲに接続され、
前記ＲＡＭ４のＷＲは前記メモリーコントロール６のＭ
Ｅ Ｍ Ｗに接続されている。また、前記メモリーコ
ントロール６は、前記ＣＰＵｌに形成されたＷＲとＲＤ
とに接続されている。
しかして、電源投入後、ＣＰＵｌはアドレスデコーダ５
でデコードされてＲＯＭ３を選択し、一方、アドレスバ
ス２、ＷＲ．ＲＤ信号にてメモリーコントロール６から
ＭＥＭＲ（Ｌ）にてＲＯＭ３の○Ｅが（Ｌ）になる。そ
こで、ＲＯＭ３からのデータがＣＰＵＩに取り込まれる
。
でデコードされてＲＯＭ３を選択し、一方、アドレスバ
ス２、ＷＲ．ＲＤ信号にてメモリーコントロール６から
ＭＥＭＲ（Ｌ）にてＲＯＭ３の○Ｅが（Ｌ）になる。そ
こで、ＲＯＭ３からのデータがＣＰＵＩに取り込まれる
。
つぎに、ＣＰＵＩはアドレスデコーダ５でＲＡＭ４を選
択し、アドレスバス２、ＷＲ．ＲＤ信号にてメモリーコ
ントロール６からのＭＥＭＷ（Ｌ）信号でＲＡＭ４にデ
ータを書き込む。
択し、アドレスバス２、ＷＲ．ＲＤ信号にてメモリーコ
ントロール６からのＭＥＭＷ（Ｌ）信号でＲＡＭ４にデ
ータを書き込む。
発明が解決しようとする課題
電源投入時に、ＲＯＭ３のデータを一旦ＣＰＵ１に取り
込み、その後に、ＣＰＵＩに取り込んだデータをＲＡＭ
４に書き込むと云うソフトウェア上の操作が必要であり
、きわめて煩わしいものであった。
込み、その後に、ＣＰＵＩに取り込んだデータをＲＡＭ
４に書き込むと云うソフトウェア上の操作が必要であり
、きわめて煩わしいものであった。
課題を解決するための手段
電源投入時にアドレスデコーダで指示された領域のデー
タをメモリーコントロールからの読出手段によりＲＯＭ
から読み出し、前記メモリーコントロールに接続された
書込手段により前記アドレスデコーダで指示されたＲＡ
Ｍの領域に前記ＲＯＭから読み出されたデータを書き込
むようにした。
タをメモリーコントロールからの読出手段によりＲＯＭ
から読み出し、前記メモリーコントロールに接続された
書込手段により前記アドレスデコーダで指示されたＲＡ
Ｍの領域に前記ＲＯＭから読み出されたデータを書き込
むようにした。
作用
ＲＯＭのデータは、ＣＰＵを介さずに直接Ｒ ＡＭに書
き込まれるため、その処理が簡単であり、書込速度も早
く、かつ、部品点数も少なくて良いように構成したもの
である。
き込まれるため、その処理が簡単であり、書込速度も早
く、かつ、部品点数も少なくて良いように構成したもの
である。
実施例
本発明の一実施例を第１図乃至第３図に基づいて説明す
る。第４図について説明した部分と同一部分は同一符号
を用い説明も省略する。まず、アドレスデコーダ５の出
力はＲＡＭ４のＣＥに接続されているとともにＯＲゲー
ト８の入力側に接続されている。このＯＲゲート８の出
力側はＲＯＭ３のＣＥに接続されている。また、前記Ｏ
Ｒゲート８の入力側には、メモリーコントロール６のＲ
ＯＭＥＮが接続されている。このＲＯＭＥＮはインバー
タ９に接続され、このインバータ９の出力側と前記メモ
リーコントロール６のＭＥＨＲとはＯＲゲートＩＯの入
力側に接続され、このＯＲゲート１０の出力側はＲＡＭ
４のＯＥに接続されている６また、前記メモリーコント
ロール６のＲＯＭＥＮとＭ Ｅ Ｈ Ｒとは読出手段を
構成するＯＲゲート１１の入力側に接続され、この○Ｒ
ゲーｈｌＬの出力側はＲＯＭ３のＯ．Ｅに接続されてい
る。
る。第４図について説明した部分と同一部分は同一符号
を用い説明も省略する。まず、アドレスデコーダ５の出
力はＲＡＭ４のＣＥに接続されているとともにＯＲゲー
ト８の入力側に接続されている。このＯＲゲート８の出
力側はＲＯＭ３のＣＥに接続されている。また、前記Ｏ
Ｒゲート８の入力側には、メモリーコントロール６のＲ
ＯＭＥＮが接続されている。このＲＯＭＥＮはインバー
タ９に接続され、このインバータ９の出力側と前記メモ
リーコントロール６のＭＥＨＲとはＯＲゲートＩＯの入
力側に接続され、このＯＲゲート１０の出力側はＲＡＭ
４のＯＥに接続されている６また、前記メモリーコント
ロール６のＲＯＭＥＮとＭ Ｅ Ｈ Ｒとは読出手段を
構成するＯＲゲート１１の入力側に接続され、この○Ｒ
ゲーｈｌＬの出力側はＲＯＭ３のＯ．Ｅに接続されてい
る。
ついで，メモリーコントロール６のＭ Ｅ Ｍ ＷとＲ
ＡＭＷＲＥＮとはＯＲゲート１２に接続され、このＯＲ
ゲート１２と前記ＯＲゲートｌ１との出力側は書込手段
を構成するＡＮＤゲート１３の入力側に接続されている
。そして、このＡＮＤゲートｌ３の出力側は前記ＲＡＭ
４のＷＥに接続されている。
ＡＭＷＲＥＮとはＯＲゲート１２に接続され、このＯＲ
ゲート１２と前記ＯＲゲートｌ１との出力側は書込手段
を構成するＡＮＤゲート１３の入力側に接続されている
。そして、このＡＮＤゲートｌ３の出力側は前記ＲＡＭ
４のＷＥに接続されている。
しかして、第３図に示すように、前記Ｒ Ｏ Ｍ ３の
番地と前記ＲＡＭ４の番地とは同じアドレス空間に置か
れているものとする。
番地と前記ＲＡＭ４の番地とは同じアドレス空間に置か
れているものとする。
このような構成において、電源投入時にはＣＰＵｌから
アドレスデコーダ５でデコードされることにより「Ｌ』
を出力されたものと、アドレスバス２、ＷＲ．ＲＤ信号
によりメモリーコントロール６からのＲＯＭＥＮ（Ｌ）
からの「Ｌ」信号とがＯＲゲート８を経てＲＯＭ３のＣ
Ｅに与えられてＲＯＭ３が選択される。この時、ＲＡＭ
４も同時にイネーブルされる。そして、ＯＲゲート１０
を介してメモリコントロール６のＲ Ｏ Ｍ Ｅ Ｎの
インバータ９の出力ｒＨ」とＭ Ｅ Ｍ Ｗ （ Ｌ
＞とによりＲＡＭ４の○Ｅはｒ｝ＩＪになる。そして、
Ｍ Ｅ Ｍ Ｗ（Ｌ）とＲ Ｏ Ｍ Ｅ Ｎ （ Ｌ
）とがＯＲゲートｌｌを経てＲＯＭ３の○Ｅに信号が与
えられてＲＯＭ３は・ネーブルとなり、データの読み出
しが行われる。
アドレスデコーダ５でデコードされることにより「Ｌ』
を出力されたものと、アドレスバス２、ＷＲ．ＲＤ信号
によりメモリーコントロール６からのＲＯＭＥＮ（Ｌ）
からの「Ｌ」信号とがＯＲゲート８を経てＲＯＭ３のＣ
Ｅに与えられてＲＯＭ３が選択される。この時、ＲＡＭ
４も同時にイネーブルされる。そして、ＯＲゲート１０
を介してメモリコントロール６のＲ Ｏ Ｍ Ｅ Ｎの
インバータ９の出力ｒＨ」とＭ Ｅ Ｍ Ｗ （ Ｌ
＞とによりＲＡＭ４の○Ｅはｒ｝ＩＪになる。そして、
Ｍ Ｅ Ｍ Ｗ（Ｌ）とＲ Ｏ Ｍ Ｅ Ｎ （ Ｌ
）とがＯＲゲートｌｌを経てＲＯＭ３の○Ｅに信号が与
えられてＲＯＭ３は・ネーブルとなり、データの読み出
しが行われる。
この時の○Ｒゲートｌｌの出力とＲＡＭＲＥ）（Ｌ）、
Ｍ Ｅ Ｍ Ｗ （ Ｌ ）のＯＲゲート１２の出力と
ｌＡＮＤゲート１３に入力され、そのＡＮＤゲー１１３
の出力は「Ｌ』になり、ＲＡＭ４のＷＥは「Ｌノになる
。これにより、ＣＰＵＩを介さず｛；ＲＯＭ３のデータ
はＲＡＭ４に直接書き込まれＺものである。
Ｍ Ｅ Ｍ Ｗ （ Ｌ ）のＯＲゲート１２の出力と
ｌＡＮＤゲート１３に入力され、そのＡＮＤゲー１１３
の出力は「Ｌ』になり、ＲＡＭ４のＷＥは「Ｌノになる
。これにより、ＣＰＵＩを介さず｛；ＲＯＭ３のデータ
はＲＡＭ４に直接書き込まれＺものである。
発明の効果
本発明は上述のように、電源投入時にアドレスデコーダ
で指示された領域のデータをメモリーニントロールから
の読出手段によりＲＯＭから読み出し、前記メモリーコ
ントロールに接続された鳶込手段により前記アドレスデ
コーダで指示されたＲＡＭの領域に前記ＲＯＭから読み
出されたデータを書き込むようにしたので、ＲＯＭのデ
ータをＣＰＵを介さずに直接ＲＡＭに書き込ませること
ができ、その処理が簡単であり、書込速度も早く、かつ
、部品点数も少なくて良いと云う効果を有する。
で指示された領域のデータをメモリーニントロールから
の読出手段によりＲＯＭから読み出し、前記メモリーコ
ントロールに接続された鳶込手段により前記アドレスデ
コーダで指示されたＲＡＭの領域に前記ＲＯＭから読み
出されたデータを書き込むようにしたので、ＲＯＭのデ
ータをＣＰＵを介さずに直接ＲＡＭに書き込ませること
ができ、その処理が簡単であり、書込速度も早く、かつ
、部品点数も少なくて良いと云う効果を有する。
第１図は本発明の一実施例を示す回路図、第２図はフロ
ーチャート、第３図はＲＯＭとＲＡＭとの関係を示すＲ
ＡＭマップ、第４図は従来の一例を示す回路図である。 １・・・ＣＰＵ、３・・・ＲＯＭ、４・・・ＲＡＭ，５
・・アドレスデコーダ、６・・・メモリーコントロール
、１ｌ・・・ＯＲゲート（読出手段）、ｌ３・・・ＡＮ
Ｄゲート（書込手段） ３ ４図（史馳９）
ーチャート、第３図はＲＯＭとＲＡＭとの関係を示すＲ
ＡＭマップ、第４図は従来の一例を示す回路図である。 １・・・ＣＰＵ、３・・・ＲＯＭ、４・・・ＲＡＭ，５
・・アドレスデコーダ、６・・・メモリーコントロール
、１ｌ・・・ＯＲゲート（読出手段）、ｌ３・・・ＡＮ
Ｄゲート（書込手段） ３ ４図（史馳９）
Claims (1)
- 電源投入時にアドレスデコーダで指示された領域のデー
タをメモリーコントロールからの読出手段によりＲＯＭ
から読み出し、前記メモリーコントロールに接続された
書込手段により前記アドレスデコーダで指示されたＲＡ
Ｍの領域に前記ＲＯＭから読み出されたデータを書き込
むようにしたことを特徴とするマイクロプロセッサの固
定データ書込方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19033289A JPH0354653A (ja) | 1989-07-21 | 1989-07-21 | マイクロプロセッサの固定データ書込方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19033289A JPH0354653A (ja) | 1989-07-21 | 1989-07-21 | マイクロプロセッサの固定データ書込方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0354653A true JPH0354653A (ja) | 1991-03-08 |
Family
ID=16256431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19033289A Pending JPH0354653A (ja) | 1989-07-21 | 1989-07-21 | マイクロプロセッサの固定データ書込方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0354653A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020085131A (ko) * | 2001-05-04 | 2002-11-16 | 이상빈 | 링거액 주입량 조절장치 |
| KR100472044B1 (ko) * | 2001-11-29 | 2005-03-08 | 메인텍 주식회사 | 약액 주입량 조절장치 |
-
1989
- 1989-07-21 JP JP19033289A patent/JPH0354653A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020085131A (ko) * | 2001-05-04 | 2002-11-16 | 이상빈 | 링거액 주입량 조절장치 |
| KR100472044B1 (ko) * | 2001-11-29 | 2005-03-08 | 메인텍 주식회사 | 약액 주입량 조절장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61118850A (ja) | マイクロプロセツサ | |
| JPH0354653A (ja) | マイクロプロセッサの固定データ書込方法 | |
| JPS6330658B2 (ja) | ||
| JPH04237346A (ja) | マイクロプロセッサシステム | |
| JPS61193255A (ja) | 高速中央処理装置の動作方法 | |
| JPS59119456A (ja) | セグメンテイシヨンされたメモリのアクセス方式 | |
| JP2780895B2 (ja) | データ処理装置 | |
| JP2570407B2 (ja) | プログラマブル・コントローラ | |
| JPS5886623A (ja) | メモリ制御方式 | |
| JPS6139126A (ja) | 磁気テ−プ記録装置 | |
| JPS6027417B2 (ja) | デ−タ処理装置 | |
| JPS58182772A (ja) | 転送機能を有する記憶装置 | |
| JPS62243032A (ja) | 情報処理装置 | |
| JPS59114622A (ja) | イニシヤルマイクロプログラムロ−デイング方式 | |
| JPS61292739A (ja) | メモリ装置 | |
| JPH058646U (ja) | メモリ装置 | |
| JPS61147333A (ja) | レジスタセレクト回路 | |
| JPH07311705A (ja) | メモリシステム | |
| JPS59116989A (ja) | 情報処理装置 | |
| JPS63265332A (ja) | プログラムジヤンプ方式 | |
| JPH0433142U (ja) | ||
| JPH0675789A (ja) | 情報処理装置 | |
| JPH02118729A (ja) | 情報処理装置 | |
| JPS6362771B2 (ja) | ||
| JPH03233658A (ja) | 電子計算装置 |