JPH0363851A - キャッシュメモリ - Google Patents
キャッシュメモリInfo
- Publication number
- JPH0363851A JPH0363851A JP1201670A JP20167089A JPH0363851A JP H0363851 A JPH0363851 A JP H0363851A JP 1201670 A JP1201670 A JP 1201670A JP 20167089 A JP20167089 A JP 20167089A JP H0363851 A JPH0363851 A JP H0363851A
- Authority
- JP
- Japan
- Prior art keywords
- data
- processor
- invalidation
- cache
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000011010 flushing procedure Methods 0.000 claims description 15
- 230000004044 response Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 3
- 230000000717 retained effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュメモリに関し、特に主記憶との一致
性制御における無効化手段を有するメモリに関する。
性制御における無効化手段を有するメモリに関する。
従来のキャッジ、：Ｌメモリは、第１の無効化手段によ
って無効化された場合も第２の無効化手段によって無効
化された場合も無効化対象のデータの有効ビットをリセ
ットするだけであった。
って無効化された場合も第２の無効化手段によって無効
化された場合も無効化対象のデータの有効ビットをリセ
ットするだけであった。
上述した従来のキャッシュメモリは、実際には主記憶と
のデータの不一致は起きていないにもかかわらず、無効
化される場合があり、そのデータに対しプロセサからの
アクセスがあった場合、データ自身は保持しているのに
有効ビットがリセットされていることによりミスとなり
、主記憶へのアクセスが生じプロセスのスリープツトを
低下させてしまうという欠点がある。
のデータの不一致は起きていないにもかかわらず、無効
化される場合があり、そのデータに対しプロセサからの
アクセスがあった場合、データ自身は保持しているのに
有効ビットがリセットされていることによりミスとなり
、主記憶へのアクセスが生じプロセスのスリープツトを
低下させてしまうという欠点がある。
本発明の目的は、フラッシング命令による全データの無
効化がなされた場合でもフラッシングの対象ではないデ
ータに対してのプロセサからのアクセスに対しては有効
とみなし過度のメインメモリへのアクセスを防ぐことの
できるキャッシュメモリを提供することにある。
効化がなされた場合でもフラッシングの対象ではないデ
ータに対してのプロセサからのアクセスに対しては有効
とみなし過度のメインメモリへのアクセスを防ぐことの
できるキャッシュメモリを提供することにある。
本発明の構成は、他のプロセサの主記憶の書換えを監視
し、この書換えの行われたデータを保持していた場合に
このデータの有効ビットをリセットすることでデータの
無効化を行なう第１の無効化手段と、プロセサからフラ
ッシング命令によりキャッシュ内の全データの有効ビッ
トをリセットすることによりキャッシュ内の全データを
無効化する第２の無効化手段とを有するキャッシュメモ
リにおいて、前記第１の無効化手段によって無効化され
たことを示す無効化履歴ビットと前記プロセスからのフ
ラッシング対象アドレスタグとを保持するアドレスレジ
スタと、このアドレスレジスタと前記キャッシュ内のア
ドレスタグとを比較する比較器とを備え、前記プロセサ
からのアクセスに対しアドレスタグがヒ、ツトしかつ有
効ビットがリセットの場合、前記無効化履歴ビットを参
照してこと無効化履歴ビットがセットされていなければ
アドレスタグと前記アドレスレジスタの内容との比較し
、一致していない場合は有効ビットをセットしキャッシ
ュ内のデータをプロセサへ渡すように制御することを特
徴とする。
し、この書換えの行われたデータを保持していた場合に
このデータの有効ビットをリセットすることでデータの
無効化を行なう第１の無効化手段と、プロセサからフラ
ッシング命令によりキャッシュ内の全データの有効ビッ
トをリセットすることによりキャッシュ内の全データを
無効化する第２の無効化手段とを有するキャッシュメモ
リにおいて、前記第１の無効化手段によって無効化され
たことを示す無効化履歴ビットと前記プロセスからのフ
ラッシング対象アドレスタグとを保持するアドレスレジ
スタと、このアドレスレジスタと前記キャッシュ内のア
ドレスタグとを比較する比較器とを備え、前記プロセサ
からのアクセスに対しアドレスタグがヒ、ツトしかつ有
効ビットがリセットの場合、前記無効化履歴ビットを参
照してこと無効化履歴ビットがセットされていなければ
アドレスタグと前記アドレスレジスタの内容との比較し
、一致していない場合は有効ビットをセットしキャッシ
ュ内のデータをプロセサへ渡すように制御することを特
徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例をブロック図である０本実施
例のキャッシュメモリ１を介してプロセッサ２がアドレ
スバス１０２、データバス１０３とに接続される。プロ
セサ２はキャッシュメモリ１に対しアドレス２０１の出
力、データ２０２の入出力を行なう他、フラッシング命
令２０３とフラッシング対象アドレス２０４を出力する
。キャッシュディレクトリ３は、アドレスタグ４、有効
ビット（Ｖ）Ｓ、無効化履歴ビット（ＩＨ）６の３つの
フィールドに分割されており、データ７はキャッシュの
データを保持している。全データ無効化回路８は、プロ
セサ２からのフラッシング命令２０３によりキャッシュ
ディレクトリ３の全有効ビット５をリセットする。
例のキャッシュメモリ１を介してプロセッサ２がアドレ
スバス１０２、データバス１０３とに接続される。プロ
セサ２はキャッシュメモリ１に対しアドレス２０１の出
力、データ２０２の入出力を行なう他、フラッシング命
令２０３とフラッシング対象アドレス２０４を出力する
。キャッシュディレクトリ３は、アドレスタグ４、有効
ビット（Ｖ）Ｓ、無効化履歴ビット（ＩＨ）６の３つの
フィールドに分割されており、データ７はキャッシュの
データを保持している。全データ無効化回路８は、プロ
セサ２からのフラッシング命令２０３によりキャッシュ
ディレクトリ３の全有効ビット５をリセットする。
アドレスレジスタ９はプロセサ２からのフラッシング対
象アドレス２０４を保持する。比較器１０はプロセサ２
からのアクセス時にアドレスレジスタ９とキャッシュタ
・グ４とを比較し、比較結果１０１を無効化制御回路１
２へ渡す、無効化制御回路１２は他のプロセサの主記憶
に書換えを監視し、自分が書換えられたデータを保持し
ている場合はそのデータに対応する有効ビット５をリセ
ットするとともに無効化履歴ビット６をカットする。ま
た、プロセサ２からアクセスに対しアドレスタグ４がヒ
ツトし、かつ有効ビット５がリセットされているとき無
効化履歴ビットＩＨを参照し、無効化履歴ビットがセッ
トされておらずかつ比較器１０を比較結果１０１が不一
致の場合は有効ビット５をセットする。
象アドレス２０４を保持する。比較器１０はプロセサ２
からのアクセス時にアドレスレジスタ９とキャッシュタ
・グ４とを比較し、比較結果１０１を無効化制御回路１
２へ渡す、無効化制御回路１２は他のプロセサの主記憶
に書換えを監視し、自分が書換えられたデータを保持し
ている場合はそのデータに対応する有効ビット５をリセ
ットするとともに無効化履歴ビット６をカットする。ま
た、プロセサ２からアクセスに対しアドレスタグ４がヒ
ツトし、かつ有効ビット５がリセットされているとき無
効化履歴ビットＩＨを参照し、無効化履歴ビットがセッ
トされておらずかつ比較器１０を比較結果１０１が不一
致の場合は有効ビット５をセットする。
次にこの回路の動作について説明する。
キャッシュディレクトリ３、データ７か、第１表（ａ）
の様になっていたとする。このとき他のプロセサによっ
て主記憶が書換えられ、そのときデータがＢであった場
合、無効化制御回路１２はデータＢに対応する有効ビッ
ト５をリセットするとともに、無効化履歴ビット６をセ
ットする第１表（ａ） 第２表 第１表（ｂ） 次にプロセサよりフラッシング命令２０３が発せられそ
のときのフラッシング対象タグアドレスがＣの場合、全
データ無効化回路８は全有効ビット５をリセットしアド
レスレジスタ９にＣを保持この状態でプロセサよりデー
タＡに対するアクセスがあった場合、アドレスタグ４は
一致するが有効ビット５がリセットされているため無効
化履歴ビット６を参照する。このとき無効化履歴ビット
６はセットされていないので、次にアドレスタグ４の内
容とアドレスレジスタ９の内容が比較器１０で比較され
る。この場合アドレスタグ４の内容はａでありアドレス
レジスタ９の内容はＣであるので不一致となり無効化制
御回路１２はデータＡに対応する有効ビット５をセット
しプロセサにデータＡをプロセサにデータＡを渡す（第
３表）。
の様になっていたとする。このとき他のプロセサによっ
て主記憶が書換えられ、そのときデータがＢであった場
合、無効化制御回路１２はデータＢに対応する有効ビッ
ト５をリセットするとともに、無効化履歴ビット６をセ
ットする第１表（ａ） 第２表 第１表（ｂ） 次にプロセサよりフラッシング命令２０３が発せられそ
のときのフラッシング対象タグアドレスがＣの場合、全
データ無効化回路８は全有効ビット５をリセットしアド
レスレジスタ９にＣを保持この状態でプロセサよりデー
タＡに対するアクセスがあった場合、アドレスタグ４は
一致するが有効ビット５がリセットされているため無効
化履歴ビット６を参照する。このとき無効化履歴ビット
６はセットされていないので、次にアドレスタグ４の内
容とアドレスレジスタ９の内容が比較器１０で比較され
る。この場合アドレスタグ４の内容はａでありアドレス
レジスタ９の内容はＣであるので不一致となり無効化制
御回路１２はデータＡに対応する有効ビット５をセット
しプロセサにデータＡをプロセサにデータＡを渡す（第
３表）。
第３表
プロセサからデータＤに対するアクセスがあった場合も
同様の処理となる。
同様の処理となる。
プロセサからのアクセスがデータＢ、データＣに対する
アクセスの場合は、前者は無効化履歴ビット６がセット
されているため、後者はアドレスレジスタ９とアドレス
タグ４の比較結果が一致しているためミスの扱いとなる
。
アクセスの場合は、前者は無効化履歴ビット６がセット
されているため、後者はアドレスレジスタ９とアドレス
タグ４の比較結果が一致しているためミスの扱いとなる
。
第２図は本発明の第２の実施例のブロック図である無効
化制御回路１０６は、無効化制御回路１２からのフラッ
シング命令であり、他のプロセサからの主記憶の書換が
連続して起きた場合に発せられる。このとき無効化制御
回路１２は、アドレスバス線１０２上のアドレスを無効
化制御回路１２に出力し、アドレスレジスタ９に無効化
制御信号１０７に従って保持する。
化制御回路１０６は、無効化制御回路１２からのフラッ
シング命令であり、他のプロセサからの主記憶の書換が
連続して起きた場合に発せられる。このとき無効化制御
回路１２は、アドレスバス線１０２上のアドレスを無効
化制御回路１２に出力し、アドレスレジスタ９に無効化
制御信号１０７に従って保持する。
この実施例では、プロセサ２からのフラッシング命令だ
けでなく、他のプロセサの主記憶の書換えが連続した場
合のキャッシュメモリのフラッシングに対しても無駄な
無効化を防げるという利点がある。
けでなく、他のプロセサの主記憶の書換えが連続した場
合のキャッシュメモリのフラッシングに対しても無駄な
無効化を防げるという利点がある。
以上説明したように本発明は、無効化履歴ビットとフラ
ッシング対象アドレスタグを保持するアドレスレジスタ
とこのアドレスレジスタとキャッシュ内のアドレスタグ
とを比較する比較器とを有することにより、主記憶との
不一致が生じてないデータまで無効化された場合でも、
プロセサからのプロセサに対しヒツトの扱いをして過度
のメインメモリアクセスを防ぎプロセサのスループット
を向上することができるという効果がある。
ッシング対象アドレスタグを保持するアドレスレジスタ
とこのアドレスレジスタとキャッシュ内のアドレスタグ
とを比較する比較器とを有することにより、主記憶との
不一致が生じてないデータまで無効化された場合でも、
プロセサからのプロセサに対しヒツトの扱いをして過度
のメインメモリアクセスを防ぎプロセサのスループット
を向上することができるという効果がある。
第１図は本発明の第１の実施例のブロック図、ヱ
第〆図は本発明の第２の実施例のブロック図である。
１・・・キャッシュメモリ、２・・・プロセサ、３・・
・キャッシュディレクトリ、４・・・アドレスタグ、５
・・・有効ビット、６・・・無効化履歴ビット、７・・
・キャッシュデータ、８・・・全データ無効化回路、９
・・・アドレスレジスタ、１０・・・比較器、１２・・
・無効化制御回路、１０１・・・比較器出力線、１０２
・・・アドレスバス、１．０３・・・データバス、１０
４・・・有効ピットセット／リセット信号線、１０５・
・・無効化履歴ピットセット／リード線、１０６・・・
無効化制御回路フラッシング命令線、１０７・・・アド
レスレジスタ制御線、１０８・・・無効化制御回路アド
レス線、２０１・・・プロセサアドレス線、２０２・・
・プロセサデータ線、２０３・・・フラッシング命令線
、２０４・・・フラッシング対象アドレスタグ線、３０
１・・・アドレスタグ出力線、８０１・・・線データ無
効化信号線、８０２・・・アドレスレジスタ制御線、９
０１・・・アドレスレジスタ出力線。 １゛（理人弁理士内原 晋
・キャッシュディレクトリ、４・・・アドレスタグ、５
・・・有効ビット、６・・・無効化履歴ビット、７・・
・キャッシュデータ、８・・・全データ無効化回路、９
・・・アドレスレジスタ、１０・・・比較器、１２・・
・無効化制御回路、１０１・・・比較器出力線、１０２
・・・アドレスバス、１．０３・・・データバス、１０
４・・・有効ピットセット／リセット信号線、１０５・
・・無効化履歴ピットセット／リード線、１０６・・・
無効化制御回路フラッシング命令線、１０７・・・アド
レスレジスタ制御線、１０８・・・無効化制御回路アド
レス線、２０１・・・プロセサアドレス線、２０２・・
・プロセサデータ線、２０３・・・フラッシング命令線
、２０４・・・フラッシング対象アドレスタグ線、３０
１・・・アドレスタグ出力線、８０１・・・線データ無
効化信号線、８０２・・・アドレスレジスタ制御線、９
０１・・・アドレスレジスタ出力線。 １゛（理人弁理士内原 晋
Claims (1)
- 他のプロセサの主記憶の書換えを監視し、この書換え
の行われたデータを保持していた場合にこのデータの有
効ビットをリセットすることでデータの無効化を行なう
第１の無効化手段と、プロセサからフラッシング命令に
よりキャッシュ内の全データの有効ビットをリセットす
ることによりキャッシュ内の全データを無効化する第２
の無効化手段とを有するキャッシュメモリにおいて、前
記第１の無効化手段によつて無効化されたことを示す無
効化履歴ビットと前記プロセスからのフラッシング対象
アドレスタグとを保持するアドレスレジスタと、このア
ドレスレジスタと前記キャッシュ内のアドレスタグとを
比較する比較器とを備え、前記プロセサからのアクセス
に対しアドレスタグがヒットしかつ有効ビットがリセッ
トの場合、前記無効化履歴ビットを参照してこと無効化
履歴ビットがセットされていなければアドレスタグと前
記アドレスレジスタの内容との比較し、一致していない
場合は有効ビットをセットしキャッシュ内のデータをプ
ロセサへ渡すように制御することを特徴とするキャッシ
ュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201670A JPH0363851A (ja) | 1989-08-02 | 1989-08-02 | キャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201670A JPH0363851A (ja) | 1989-08-02 | 1989-08-02 | キャッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0363851A true JPH0363851A (ja) | 1991-03-19 |
Family
ID=16444953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1201670A Pending JPH0363851A (ja) | 1989-08-02 | 1989-08-02 | キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0363851A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5535361A (en) * | 1992-05-22 | 1996-07-09 | Matsushita Electric Industrial Co., Ltd. | Cache block replacement scheme based on directory control bit set/reset and hit/miss basis in a multiheading multiprocessor environment |
-
1989
- 1989-08-02 JP JP1201670A patent/JPH0363851A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5535361A (en) * | 1992-05-22 | 1996-07-09 | Matsushita Electric Industrial Co., Ltd. | Cache block replacement scheme based on directory control bit set/reset and hit/miss basis in a multiheading multiprocessor environment |
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