JPH0364961A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0364961A JPH0364961A JP1201669A JP20166989A JPH0364961A JP H0364961 A JPH0364961 A JP H0364961A JP 1201669 A JP1201669 A JP 1201669A JP 20166989 A JP20166989 A JP 20166989A JP H0364961 A JPH0364961 A JP H0364961A
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- JP
- Japan
- Prior art keywords
- buried layer
- type
- layer
- oxide film
- injected
- Prior art date
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- Pending
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＭＯＳ）２ンジス
タとバイポーラトランジスタの両方を単一基板上に形成
したＢｉＣＭＯ８集積回路に関する。
タとバイポーラトランジスタの両方を単一基板上に形成
したＢｉＣＭＯ８集積回路に関する。
従来のＢｉＣＭＯ８集積回路では、そのＣＭＯＳトラン
ジスタの部分は、例えばＰ型半導体基板の所定の領域に
単一濃度のＰ＋型及びＮ＋型の埋込層をそれぞれ形成し
た後、全面にＮ型エピタキシャル層を成長したものを基
板として用い、通常のＣＭＯ＆集積回路と同様のプロセ
スによって製造しているが、この陣容埋込層は、その層
抵抗が十分小さくなるように不純物のドーズ量が決定さ
れていた。
ジスタの部分は、例えばＰ型半導体基板の所定の領域に
単一濃度のＰ＋型及びＮ＋型の埋込層をそれぞれ形成し
た後、全面にＮ型エピタキシャル層を成長したものを基
板として用い、通常のＣＭＯ＆集積回路と同様のプロセ
スによって製造しているが、この陣容埋込層は、その層
抵抗が十分小さくなるように不純物のドーズ量が決定さ
れていた。
上述した従来のＢｉＣＭＯ８集積回路では、各埋込層の
不純物濃度が非常に高いために、エピタキシャル層の成
長時、あるいはその後の熱処理によって、埋込層の不純
物が基板表面方向に拡散し、表面から約０．６μｍの深
さ１で高濃度の不純物領域が形成される。
不純物濃度が非常に高いために、エピタキシャル層の成
長時、あるいはその後の熱処理によって、埋込層の不純
物が基板表面方向に拡散し、表面から約０．６μｍの深
さ１で高濃度の不純物領域が形成される。
このためＭＯＳ）ランジスタのしきい値電圧ＶＴの基板
バイアス依存性が高濃度埋込層の影響で急峻になってし
まったり、會た、例えばＮ＋型埋込層上にＮチャネルＭ
Ｏ８）ランジスタを形成する場合には、パンチスルーや
寄生パイボーラトランジスタのベース・コレクタ耐圧Ｂ
ＶＣＢＯの低下などによシリーク電流が大きくなる等
の問題点が生じる。
バイアス依存性が高濃度埋込層の影響で急峻になってし
まったり、會た、例えばＮ＋型埋込層上にＮチャネルＭ
Ｏ８）ランジスタを形成する場合には、パンチスルーや
寄生パイボーラトランジスタのベース・コレクタ耐圧Ｂ
ＶＣＢＯの低下などによシリーク電流が大きくなる等
の問題点が生じる。
上述した従来のＢｉＣＭ０８集積回路に対し本発明は、
層抵抗の低いことが要求される埋込層の不純物は高濃度
に、筐た層抵抗がそれほど低くなくてもよい埋込層の不
純物を低濃度にするという相違点を有している。
層抵抗の低いことが要求される埋込層の不純物は高濃度
に、筐た層抵抗がそれほど低くなくてもよい埋込層の不
純物を低濃度にするという相違点を有している。
本発明の半導体集積回路は、−導電型半導体基板上に一
導電型の第１の埋込層と逆導電型の第２の埋込層と前記
第１あるいは第２の埋込層と同一導電型でかつ不純物濃
度の異なる第３の埋込層とを設けたものである。
導電型の第１の埋込層と逆導電型の第２の埋込層と前記
第１あるいは第２の埋込層と同一導電型でかつ不純物濃
度の異なる第３の埋込層とを設けたものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図でＴｏＤ１ＢｉＣ
ＭＯ８集積回路のうち入力部、素子の分離領域およびバ
イポーラトランジスタの３つの部分のみを示している。
ＭＯ８集積回路のうち入力部、素子の分離領域およびバ
イポーラトランジスタの３つの部分のみを示している。
Ｐ型半導体基板ｌ上にＰ＋型埋込層２．Ｎ＋型埋込層３
．Ｎ型埋込層４の３種類の埋込層が形成されているが、
Ｎ＋型埋込層３はバイポーラトランジスタのコレクタ領
域であり１層抵抗が低いことが要求されるので不純物は
高濃度である必要がある。
．Ｎ型埋込層４の３種類の埋込層が形成されているが、
Ｎ＋型埋込層３はバイポーラトランジスタのコレクタ領
域であり１層抵抗が低いことが要求されるので不純物は
高濃度である必要がある。
一方、Ｎｆｉ埋込層４は、入力がアンダーシーートＰウ
ェル６、Ｎ型埋込層４で形成されるバイポーラトランジ
スタのコレクタとベース接合の電界を緩和するために、
不純物は低濃度であることが望ましい。
ェル６、Ｎ型埋込層４で形成されるバイポーラトランジ
スタのコレクタとベース接合の電界を緩和するために、
不純物は低濃度であることが望ましい。
次に第１図を参照して本発明の実施例の製造方法を以下
に説明する。
に説明する。
層３を形成する領域の酸化膜を除去したのち、Ａｓを５
Ｘ１０ ｃｍ 程度注入する。再びリングラフィを
用いて今度は轟込層４を形成する領域の酸化膜を除去し
、Ａ３をｌＸｌ０ Ｃｍ 程度注入する。次でレジ
ストを除去した後１２００℃程度の高温で人３を拡散さ
せ、続いて酸化膜を除去する。
Ｘ１０ ｃｍ 程度注入する。再びリングラフィを
用いて今度は轟込層４を形成する領域の酸化膜を除去し
、Ａ３をｌＸｌ０ Ｃｍ 程度注入する。次でレジ
ストを除去した後１２００℃程度の高温で人３を拡散さ
せ、続いて酸化膜を除去する。
次に全面に４ Ｑ ｎｆｆ１程度の酸化膜を成長した後
リングラフィ技術を用いてＰ＋型埋込層２を形成する領
域にＢを５ＸｌＯｃｍ 程度注入し、レジストを除去
した後Ｂを拡散させる。
リングラフィ技術を用いてＰ＋型埋込層２を形成する領
域にＢを５ＸｌＯｃｍ 程度注入し、レジストを除去
した後Ｂを拡散させる。
次に全面にＮ型エピタキシャル層５を１〜２μｍの厚さ
に成長した後、通常のプロセスによりＰ型拡散層１２．
エミッタ拡散層１５等からなるバイポーラトランジスタ
と、Ｐウェル６中のＮ１型拡散層ｌｌ、ゲート酸化膜８
．多結晶シリコン電極９等からなるＭＯＳ）ランジスタ
等を形成してＢｉＣＭＯ８集積回路を製造する。
に成長した後、通常のプロセスによりＰ型拡散層１２．
エミッタ拡散層１５等からなるバイポーラトランジスタ
と、Ｐウェル６中のＮ１型拡散層ｌｌ、ゲート酸化膜８
．多結晶シリコン電極９等からなるＭＯＳ）ランジスタ
等を形成してＢｉＣＭＯ８集積回路を製造する。
前記実施例では２種類の不純物濃度のＮ型埋込層を有す
る半導体集積回路について説明したが、例えばＢｉＣＭ
Ｏ８８ＲＡＭにかいて、メモリセルを形成する領域のＰ
型埋込層を高濃度にし、周辺回路を形成する領域のＰｆ
ｉ埋込層を低濃度にすると、メモリセルのンフトエラー
耐性、ラッチア、プ耐性を向上させ、かつ周辺回路のＮ
チャネルトランジスタのＶ丁の基板バイアス依存性を弱
くすることもできる。
る半導体集積回路について説明したが、例えばＢｉＣＭ
Ｏ８８ＲＡＭにかいて、メモリセルを形成する領域のＰ
型埋込層を高濃度にし、周辺回路を形成する領域のＰｆ
ｉ埋込層を低濃度にすると、メモリセルのンフトエラー
耐性、ラッチア、プ耐性を向上させ、かつ周辺回路のＮ
チャネルトランジスタのＶ丁の基板バイアス依存性を弱
くすることもできる。
以上説明したように本発明は、半導体基板に一導電型の
第１の埋込層と逆導電型の第２０地込層と第１あるいは
第２の埋込層と同一導電型でかつ不純物濃度の異なる第
３の埋込層を設けることによ５．ＭＯＳ）ｌンジスタの
ｖＴの基板バイアス依存性を小さくシ、寄生バイボー２
トランジスタのＢ Ｖｃｎｏの低下や拡散層と埋込層の
バンチスルーを防止してリーク電流を抑制した半導体集
積回路が得られる。
第１の埋込層と逆導電型の第２０地込層と第１あるいは
第２の埋込層と同一導電型でかつ不純物濃度の異なる第
３の埋込層を設けることによ５．ＭＯＳ）ｌンジスタの
ｖＴの基板バイアス依存性を小さくシ、寄生バイボー２
トランジスタのＢ Ｖｃｎｏの低下や拡散層と埋込層の
バンチスルーを防止してリーク電流を抑制した半導体集
積回路が得られる。
第１図は本発明の一実施例の縦断筒図である。
１・・・・−Ｐ型半導体基板、２・・・・・・Ｐ型埋込
層、３・・・・・・継型埋込層、４・・・・・・Ｎ型埋
込層、５・・・・・・Ｎ型エピタキシャル層、６・・・
・・・Ｐウェル、７・・・・・・フィールド酸化膜、８
・・・・・・ゲート酸化膜、９・・・・・・多結晶シリ
コン電極、１０・・・・・・ＷＳｉ、電極、１１・・・
・−Ｎ＋ Ｗ拡散層、１２・・・・・・Ｐ散拡散層、１
３・・・・・・第１の層間絶縁膜、１４・・・・・・エ
ビフタ多結晶シリコン電極、１５・・・・・・エミッタ
拡散層、１６−−−−−第２の層間絶縁膜、１７・・・
・・・アルξ電極。
層、３・・・・・・継型埋込層、４・・・・・・Ｎ型埋
込層、５・・・・・・Ｎ型エピタキシャル層、６・・・
・・・Ｐウェル、７・・・・・・フィールド酸化膜、８
・・・・・・ゲート酸化膜、９・・・・・・多結晶シリ
コン電極、１０・・・・・・ＷＳｉ、電極、１１・・・
・−Ｎ＋ Ｗ拡散層、１２・・・・・・Ｐ散拡散層、１
３・・・・・・第１の層間絶縁膜、１４・・・・・・エ
ビフタ多結晶シリコン電極、１５・・・・・・エミッタ
拡散層、１６−−−−−第２の層間絶縁膜、１７・・・
・・・アルξ電極。
Claims (1)
- ２、一導電型半導体基板上に一導電型の第１の埋込層と
逆導電型の第２の埋込層と前記第１あるいは第２の埋込
層と同一導電型でかつ不純物濃度の異なる第３の埋込層
とを設けたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201669A JPH0364961A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201669A JPH0364961A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0364961A true JPH0364961A (ja) | 1991-03-20 |
Family
ID=16444935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1201669A Pending JPH0364961A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0364961A (ja) |
-
1989
- 1989-08-02 JP JP1201669A patent/JPH0364961A/ja active Pending
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