JPH036703A - データ変換装置 - Google Patents
データ変換装置Info
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- JPH036703A JPH036703A JP14278989A JP14278989A JPH036703A JP H036703 A JPH036703 A JP H036703A JP 14278989 A JP14278989 A JP 14278989A JP 14278989 A JP14278989 A JP 14278989A JP H036703 A JPH036703 A JP H036703A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明は、センサコントローラ、アブソリュート型エ
ンコーダ用のロータリポジショナ、デジタル処理タイプ
のファジーコントローラ等として用いて好適なデータ変
換装置の改良に関する。
ンコーダ用のロータリポジショナ、デジタル処理タイプ
のファジーコントローラ等として用いて好適なデータ変
換装置の改良に関する。
（発明の概要）
この発明は２組のアドレス端子及びデータ端子を持つＤ
Ｐ−ＲＡＭ （デュアルポートラム）等のメモリを含み
、その一方の組を制御部に接続し、かつ他方の組を入・
出力回路に直結させることにより、オンラインでのデー
タ変換の高速処理を可能とし、制御内容の変更に容易に
対応できるようにしたものである。
Ｐ−ＲＡＭ （デュアルポートラム）等のメモリを含み
、その一方の組を制御部に接続し、かつ他方の組を入・
出力回路に直結させることにより、オンラインでのデー
タ変換の高速処理を可能とし、制御内容の変更に容易に
対応できるようにしたものである。
（従来技術とその問題点）
従来のデータ変換装置としては、ロータリポジショナや
センサコントローラ等のように、複数ビットの入力デー
タを一定の変換テーブルにしたがってそれぞれ該当する
出力データに変換するようにしたものがある。このよう
なデータ変換装置にあっては、変換テーブルの書替え処
理のみならず書替えが終了した変換テーブルに基づく入
出力変換動作についても、制御部のＣＰＵを介して行な
うようになされている。
センサコントローラ等のように、複数ビットの入力デー
タを一定の変換テーブルにしたがってそれぞれ該当する
出力データに変換するようにしたものがある。このよう
なデータ変換装置にあっては、変換テーブルの書替え処
理のみならず書替えが終了した変換テーブルに基づく入
出力変換動作についても、制御部のＣＰＵを介して行な
うようになされている。
そのため、入力データが到来してから出力データが得ら
れるまでの応答時間はＣＰＵの処理速度に大きく影響さ
れているので、応答時間を１〜５ｍｓ以下に短縮して変
換処理の高速化を図ることができないという問題があっ
た。
れるまでの応答時間はＣＰＵの処理速度に大きく影響さ
れているので、応答時間を１〜５ｍｓ以下に短縮して変
換処理の高速化を図ることができないという問題があっ
た。
そこで、このようなデータテーブル変換の高速化処理を
図るため、ＲＯＭ等のメモリ素子をそのまま用いた方式
のデータ変換装置も最近使用されている。この方式のデ
ータ変換装置は主としてデジタルファジーコントローや
アブソリュート型エンコーダなどに適用されており、そ
の１１ζ或は、ＰＲＯＭ等のアドレスバスを入力側とし
、データバスを出力側として直接使用できるように接続
されている。
図るため、ＲＯＭ等のメモリ素子をそのまま用いた方式
のデータ変換装置も最近使用されている。この方式のデ
ータ変換装置は主としてデジタルファジーコントローや
アブソリュート型エンコーダなどに適用されており、そ
の１１ζ或は、ＰＲＯＭ等のアドレスバスを入力側とし
、データバスを出力側として直接使用できるように接続
されている。
しかしながら、この方式によれば記憶媒体としてＥＰ−
ＲＯＭ等のメモリ素子を使用するため、現場でファジー
ルール等のデータテーブルの内容を奸繁に変更する必要
が生じた場合、その都度ＥＰ−ＲＯＭ等のメモリに特別
の専用装置により新たなデータを入力しなければならな
いため、データテーブル変更作業が非常に面倒になり、
上記のような制御内容の変更に際して容易に対応すると
いうことができないという問題があった。
ＲＯＭ等のメモリ素子を使用するため、現場でファジー
ルール等のデータテーブルの内容を奸繁に変更する必要
が生じた場合、その都度ＥＰ−ＲＯＭ等のメモリに特別
の専用装置により新たなデータを入力しなければならな
いため、データテーブル変更作業が非常に面倒になり、
上記のような制御内容の変更に際して容易に対応すると
いうことができないという問題があった。
この発明は、このような従来の問題点に着口してなされ
たもので、その目「自とするところは、データ変換の高
速処理を可能にするとともに、現場での制御内容の変更
に容易に対応できるデータ変換装置を提供することにあ
る。
たもので、その目「自とするところは、データ変換の高
速処理を可能にするとともに、現場での制御内容の変更
に容易に対応できるデータ変換装置を提供することにあ
る。
（発明の構成と効果）
この発明は上記のような目的を達成するため、書替える
べき変換データの入力を行なう操作部と、外部から与え
られる入力データを取り込む入力回路と、 ２組のアドレス端子及びデータ端子を有し、少なくとも
片方向からのデータ書込み及び両方向からのデータの読
み出しが可能なメモリと、このメモリ内のデータテーブ
ルから読み出される変換データを外部に送出する出力回
路と、上記メモリの一方の組のアドレス端子およびデー
タ端子に接続され、変換データによってメモリ内のデー
タテーブルを書替える制御部を備え、他方の組のアドレ
ス端子、データ端子をそれぞれ上記入力回路、出力回路
に接続したことを特徴とするものである。
べき変換データの入力を行なう操作部と、外部から与え
られる入力データを取り込む入力回路と、 ２組のアドレス端子及びデータ端子を有し、少なくとも
片方向からのデータ書込み及び両方向からのデータの読
み出しが可能なメモリと、このメモリ内のデータテーブ
ルから読み出される変換データを外部に送出する出力回
路と、上記メモリの一方の組のアドレス端子およびデー
タ端子に接続され、変換データによってメモリ内のデー
タテーブルを書替える制御部を備え、他方の組のアドレ
ス端子、データ端子をそれぞれ上記入力回路、出力回路
に接続したことを特徴とするものである。
したがって、この発明によれば、メモリに設けである２
組のアドレス端子、データ端子のうち一方の組を制御部
に接続しているため、メモリ内のテーブル内容を制御部
のＣＰＵによって自由に書替えることができ、現場で制
御内容を頻繁に変更する場合でも、これに容易に対応す
ることができる。
組のアドレス端子、データ端子のうち一方の組を制御部
に接続しているため、メモリ内のテーブル内容を制御部
のＣＰＵによって自由に書替えることができ、現場で制
御内容を頻繁に変更する場合でも、これに容易に対応す
ることができる。
またメモリの他方の組のアドレス端子、データ端子をそ
れぞれ入力回路、出力回路に接続しているため、入出力
制御は通常のＥＰ−ＲＲＯＭを用いた場合と同様に、メ
モリ内のテーブルを入力データにより直接アクセスさせ
ることができ、この場合ＣＰＵを介することなく処理さ
れるので、応答時間がその分だけ短縮してデータ変換の
高速処理が可能となる。
れぞれ入力回路、出力回路に接続しているため、入出力
制御は通常のＥＰ−ＲＲＯＭを用いた場合と同様に、メ
モリ内のテーブルを入力データにより直接アクセスさせ
ることができ、この場合ＣＰＵを介することなく処理さ
れるので、応答時間がその分だけ短縮してデータ変換の
高速処理が可能となる。
（実施例）
以下にこの発明の実施例を図面に基づいて説明する。
第１図はこの発明に係わるデータ変換装置の一実施例を
示すブロック図である。
示すブロック図である。
同図において、１はワンチップマイコンであってその内
部にＩ１０ポートを備え、データ変換装置全体を統括制
御する機能を有している。このワンチップマイコン１は
発振器１０ａのクロックに同期して動作するようになさ
れており、そのメモリ空間にはアドレスバスＡを介して
ＤＰ−ＲＡＭ４、ＲＯＭ５及びＲＡＭ６が接続されてい
る。
部にＩ１０ポートを備え、データ変換装置全体を統括制
御する機能を有している。このワンチップマイコン１は
発振器１０ａのクロックに同期して動作するようになさ
れており、そのメモリ空間にはアドレスバスＡを介して
ＤＰ−ＲＡＭ４、ＲＯＭ５及びＲＡＭ６が接続されてい
る。
上記ワンチップマイコン１の入力側には、多数のキース
イッチ等で構成されキーボード（操作部）２が接続され
、ＤＰ−ＲＡＭ４への変換データ入力時にこのキーボー
ド２を用いて各種の設定操作を行なうようになされてい
る。一方、ワンチップマイコン１の出力側には、ＬＥＤ
表示器やＬＣＤ表示器などで構成された表示器３が接続
され、この表示器３によってモード設定内容や人出力デ
ータを表示するようになされている。
イッチ等で構成されキーボード（操作部）２が接続され
、ＤＰ−ＲＡＭ４への変換データ入力時にこのキーボー
ド２を用いて各種の設定操作を行なうようになされてい
る。一方、ワンチップマイコン１の出力側には、ＬＥＤ
表示器やＬＣＤ表示器などで構成された表示器３が接続
され、この表示器３によってモード設定内容や人出力デ
ータを表示するようになされている。
また、ワンチップマイコン１の入力部とＤＰＲＡ Ｍ
４との間には入力回路７が設けられている。
４との間には入力回路７が設けられている。
この入力回路７は本例では１２ビツトデータの入力用に
設計されており、本装置の外部から与えられる信シ３・
レベルを内部回路に適合した信５３−レベルに変換して
、これをワンチップマイコン１等の装置内部に取り込む
ようになされている。
設計されており、本装置の外部から与えられる信シ３・
レベルを内部回路に適合した信５３−レベルに変換して
、これをワンチップマイコン１等の装置内部に取り込む
ようになされている。
入力回路７はアドレスバスＢを介ｔてＤＰ−ＲＡＭ４の
入力部に接続され、このＤＰ−ＲＡＭ４の出力部はデー
タバスＢを介してデータラッチ８の入力部に接続されて
いる。さらにこのデータラッチ８の出力部は出力回路９
に接続され、アンラッチ状態のときデータラッチ８から
出力回路９にデータが送出するようになされている。
入力部に接続され、このＤＰ−ＲＡＭ４の出力部はデー
タバスＢを介してデータラッチ８の入力部に接続されて
いる。さらにこのデータラッチ８の出力部は出力回路９
に接続され、アンラッチ状態のときデータラッチ８から
出力回路９にデータが送出するようになされている。
１０ｂは所定周波数の信号波形を発生させる発振回路で
、この発振回路１０ｂの出力部は、信号ＯＥが入力され
るアンドゲート１１の入力部に接続されている。このア
ンドゲート１１の出力部はＤＰ−ＲＡＭ４のゲートＲＤ
２に直結されているとともに、波形変更回路１２を介し
てデータラッチ８のゲートＣＥに接続されている。
、この発振回路１０ｂの出力部は、信号ＯＥが入力され
るアンドゲート１１の入力部に接続されている。このア
ンドゲート１１の出力部はＤＰ−ＲＡＭ４のゲートＲＤ
２に直結されているとともに、波形変更回路１２を介し
てデータラッチ８のゲートＣＥに接続されている。
また上記発振回路１０ｂの出力部は波形変更回路１２に
直結されており、ここからデータラッチ８のゲー）ＣＥ
にパルス信号が送出されるようになされている。これに
より、信号ＯＥが“Ｈ″の時信号ＣＥが“Ｈ”、つまり
ラッチ状態となるためデータラッチ８から出力回路９へ
のデータ出力は停止するようになされている。
直結されており、ここからデータラッチ８のゲー）ＣＥ
にパルス信号が送出されるようになされている。これに
より、信号ＯＥが“Ｈ″の時信号ＣＥが“Ｈ”、つまり
ラッチ状態となるためデータラッチ８から出力回路９へ
のデータ出力は停止するようになされている。
そして、ワンチップマイコン１のメモリ空間に配された
ＤＰ−ＲＡＭ４には第２図に示すように、ワンチップマ
イン１のＣＰＵ側から見れば、アドレス＄００００〜＄
０ＦＦＦまでに４にバイト容量のＤＰ−ＲＡＭ （Ａ）
４ａが配置されているとともに、アドレス＄１０００〜
＄ＩＦＦＦまでに４にバイト容量のＤＰ−ＲＡＭ （Ｂ
）４ｂが配置されている。これらＤＰ−ＲＡＭ （Ａ）
４ａ及びＤＰ−ＲＡＭ （Ｂ）４ｂはそれぞれ８ビツト
のデータをやり取りできるようになされている。
ＤＰ−ＲＡＭ４には第２図に示すように、ワンチップマ
イン１のＣＰＵ側から見れば、アドレス＄００００〜＄
０ＦＦＦまでに４にバイト容量のＤＰ−ＲＡＭ （Ａ）
４ａが配置されているとともに、アドレス＄１０００〜
＄ＩＦＦＦまでに４にバイト容量のＤＰ−ＲＡＭ （Ｂ
）４ｂが配置されている。これらＤＰ−ＲＡＭ （Ａ）
４ａ及びＤＰ−ＲＡＭ （Ｂ）４ｂはそれぞれ８ビツト
のデータをやり取りできるようになされている。
一方、ＤＰ−ＲＡＭ４は入出力側から見れば、アドレス
＄０００〜＄ＦＦＦまでにＤＰ−ＲＡＭ（Ａ）４ａ及び
ＤＰ−ＲＡＭ （Ｂ）４ｂの双方が配置されており、第
３図に示すように出力データＤ８〜Ｄ１５の」二位８ビ
ットがＤＰ−ＲＡ〜１（Ｂ）４ｂに対応し、かつ出力デ
ータＤＯ〜Ｄ７の下位８ビツトかＤＰ−ＲＡＭ （Ａ）
４ａに対応している。そのため、このデータ変換装置は
８ビツトのＣＰＵを用いてデータテーブルの内容変更か
可能であるにも拘らず、入力データがＡＯ〜Ａｌｌの１
２ビツト、かつ出力データがＤＯ〜Ｄ１５の１６ビツト
の入出力制御を行なえるようになされている。
＄０００〜＄ＦＦＦまでにＤＰ−ＲＡＭ（Ａ）４ａ及び
ＤＰ−ＲＡＭ （Ｂ）４ｂの双方が配置されており、第
３図に示すように出力データＤ８〜Ｄ１５の」二位８ビ
ットがＤＰ−ＲＡ〜１（Ｂ）４ｂに対応し、かつ出力デ
ータＤＯ〜Ｄ７の下位８ビツトかＤＰ−ＲＡＭ （Ａ）
４ａに対応している。そのため、このデータ変換装置は
８ビツトのＣＰＵを用いてデータテーブルの内容変更か
可能であるにも拘らず、入力データがＡＯ〜Ａｌｌの１
２ビツト、かつ出力データがＤＯ〜Ｄ１５の１６ビツト
の入出力制御を行なえるようになされている。
すなわちＤＰ−ＲＡＭ４内には第３図に示したような入
・出力データのテーブルエリアが設けられており、この
例では入出力側から見てアドレス＄０００〜＄ＦＦＦ
（入力データ１２ビツト）をテーブルエリアとして設定
し、これに対応する出力データ１６ビツトの変換データ
を任意に書替えできるようになされている。より具体的
には出力データ１６ビツトのうち上位８ビツト、下位８
ビツトがそれぞれＤＰ−ＲＡＭ （Ｂ）４ｂ、ＤＰ−Ｒ
ＡＭ （Ａ）４ａに書替えられるようになされている。
・出力データのテーブルエリアが設けられており、この
例では入出力側から見てアドレス＄０００〜＄ＦＦＦ
（入力データ１２ビツト）をテーブルエリアとして設定
し、これに対応する出力データ１６ビツトの変換データ
を任意に書替えできるようになされている。より具体的
には出力データ１６ビツトのうち上位８ビツト、下位８
ビツトがそれぞれＤＰ−ＲＡＭ （Ｂ）４ｂ、ＤＰ−Ｒ
ＡＭ （Ａ）４ａに書替えられるようになされている。
このＤＰ−ＲＡＭ４はワンチップマイン１からの指示に
よりテーブルデータの書替えが行われる一方、入力回路
７の信号によりアドレス指定されたデータを、データラ
ッチ８を介して出力回路９に直接出力するようになされ
ている。
よりテーブルデータの書替えが行われる一方、入力回路
７の信号によりアドレス指定されたデータを、データラ
ッチ８を介して出力回路９に直接出力するようになされ
ている。
上記データラッチ８はいわゆるトランスペアレントラッ
チと同様な動作を行なうものである。すなわちゲートＣ
Ｅの信号“Ｌ″によって開かれた状態では、データバス
Ｂ１４のデータをそのまま出力回路９に与えるのに対し
、ゲートＣＥの信−シ・“Ｈ′によって閉じられた状態
では、その直前の出力データを保持するようになされて
いる。
チと同様な動作を行なうものである。すなわちゲートＣ
Ｅの信号“Ｌ″によって開かれた状態では、データバス
Ｂ１４のデータをそのまま出力回路９に与えるのに対し
、ゲートＣＥの信−シ・“Ｈ′によって閉じられた状態
では、その直前の出力データを保持するようになされて
いる。
そして、ＤＰ−ＲＡＭ４のゲートＲＤ２に与えられるデ
ータ＝売み出し信号、及びデータラッチ８のゲー１−Ｃ
Ｅに与えられる信号は共に発振回路１０ｂによって作ら
れ、アンドケート１１及び波形変更回路１２を介して上
記ゲートＲＤ２．ＣＥに送出されるようになされている
。
ータ＝売み出し信号、及びデータラッチ８のゲー１−Ｃ
Ｅに与えられる信号は共に発振回路１０ｂによって作ら
れ、アンドケート１１及び波形変更回路１２を介して上
記ゲートＲＤ２．ＣＥに送出されるようになされている
。
この発振回路１０ｂにおいて作られる信号のタイミング
は、第４図に示すようにＤＰ−ＲＡＭ４のアクセス時間
Ｔを考慮して設定されている。すなわち、ゲートＲＤ２
信号の立下がり状態から上記ゲートＣＥ信号の立上がり
状態までの時間がＤＰ−ＲＡＭ４のアクセス時間Ｔより
も長くなるように、上記発振器１０ａのクロックを分周
して出力するように設定されている。
は、第４図に示すようにＤＰ−ＲＡＭ４のアクセス時間
Ｔを考慮して設定されている。すなわち、ゲートＲＤ２
信号の立下がり状態から上記ゲートＣＥ信号の立上がり
状態までの時間がＤＰ−ＲＡＭ４のアクセス時間Ｔより
も長くなるように、上記発振器１０ａのクロックを分周
して出力するように設定されている。
ここで上記ゲート１１に入力される信号ＯＥは、ワンチ
ップマイコン１によりＤＰ−ＲＡＭ４のデータ内容を書
替える際、その書替え途中のデータが出力回路９に不用
意に送られるのを防止するため、ゲートＲＤ２及びＣＥ
が“Ｈ”の状態であるとき信号ＯＥの出力を停止させて
出力回路９の動作を固定するように設定されている。
ップマイコン１によりＤＰ−ＲＡＭ４のデータ内容を書
替える際、その書替え途中のデータが出力回路９に不用
意に送られるのを防止するため、ゲートＲＤ２及びＣＥ
が“Ｈ”の状態であるとき信号ＯＥの出力を停止させて
出力回路９の動作を固定するように設定されている。
次に、このデータ変換装置の動作を第５図に示すフロー
チャートに従って説明する。
チャートに従って説明する。
まずステップ４０１で入力回路７からの入力データ１５
の内容をワンチップマイコン１で読込み、ステップ４０
２で出力回路９からの出力データ１６の内容を同マイコ
ン１て読込む。次にステップ４０３で上記マイコン１に
より読込まれた入出力状態のデータ内容を表示器３にて
表示する。
の内容をワンチップマイコン１で読込み、ステップ４０
２で出力回路９からの出力データ１６の内容を同マイコ
ン１て読込む。次にステップ４０３で上記マイコン１に
より読込まれた入出力状態のデータ内容を表示器３にて
表示する。
次いでステップ４０４てキーボード２を操作して上記入
出力状態のデータ内容をＣＰＵに入力し、ステップ４０
４に進んで所定のプログラム処理が実行される。
出力状態のデータ内容をＣＰＵに入力し、ステップ４０
４に進んで所定のプログラム処理が実行される。
この後、ステップ４０６でＤＰ−ＲＡＭ４によるデータ
内容の書替えを行なうか否かを判断する。
内容の書替えを行なうか否かを判断する。
行なわない場合はステップ４０１に戻り、書替えの判断
が下されるまで上記ステップ４０５までの動作が繰り返
される。これに対し書替えを行なう場合はステップ４０
７に進む。ステップ４０７ではアンドゲート１１への信
号を“Ｈ”にしてデータラッチ８の出力を固定する。次
にステップ４０８でワンチップマイコン１によりＤＰ−
ＲＡＭ４のデータ内容を書替える。この場合、ステップ
４０７で出ノｊ回路９の動作状態を予め停止しているの
で、書替中のデータが出力回路９に不用意に出力される
ことはない。このようにしてＤＰ−ＲＡＭ４のデータ書
替えが全て終了したら、ステップ４０９でアンドゲート
１１への信号ＯＥを“Ｌ”に変えた後、ステップ４０１
に戻って前述のハード入出力制御を継続させる。
が下されるまで上記ステップ４０５までの動作が繰り返
される。これに対し書替えを行なう場合はステップ４０
７に進む。ステップ４０７ではアンドゲート１１への信
号を“Ｈ”にしてデータラッチ８の出力を固定する。次
にステップ４０８でワンチップマイコン１によりＤＰ−
ＲＡＭ４のデータ内容を書替える。この場合、ステップ
４０７で出ノｊ回路９の動作状態を予め停止しているの
で、書替中のデータが出力回路９に不用意に出力される
ことはない。このようにしてＤＰ−ＲＡＭ４のデータ書
替えが全て終了したら、ステップ４０９でアンドゲート
１１への信号ＯＥを“Ｌ”に変えた後、ステップ４０１
に戻って前述のハード入出力制御を継続させる。
しかして、ＤＰ−ＲＡＭ４は人ツノ回路７から取り込ま
れた入力データによって直接アドレス指定される。この
ため、ＤＰ−ＲＡＭ４からはそれぞれの入力データに対
応した出力データか即座に読み出され、データラッチ８
を通して出力回路９から外部へ送出される。したがって
、この変換装置によれば、ワンチップマイコン１のＣＰ
Ｕを介せずにデータ変換が行われるので、ＥＰ−ＲＡＭ
使用タイプの従来装置と同等もしくはそれ以上の高速度
でデータ変換を処理することができる。
れた入力データによって直接アドレス指定される。この
ため、ＤＰ−ＲＡＭ４からはそれぞれの入力データに対
応した出力データか即座に読み出され、データラッチ８
を通して出力回路９から外部へ送出される。したがって
、この変換装置によれば、ワンチップマイコン１のＣＰ
Ｕを介せずにデータ変換が行われるので、ＥＰ−ＲＡＭ
使用タイプの従来装置と同等もしくはそれ以上の高速度
でデータ変換を処理することができる。
しかも、このデータ変換装置によれば、ワンチップマイ
コン１を用いてＤＰ−ＲＡＭ４のテーブル内容を自由に
書替えることかできるため、従来のソフト対応型装置と
同等もしくはそれ以」二の使い易さも確保でき、これに
より使用現場での制御内容の変更に容易に対応すること
ができる。
コン１を用いてＤＰ−ＲＡＭ４のテーブル内容を自由に
書替えることかできるため、従来のソフト対応型装置と
同等もしくはそれ以」二の使い易さも確保でき、これに
より使用現場での制御内容の変更に容易に対応すること
ができる。
なお、実施例ではデータ変換装置に入出力されるデジタ
ル信号をそのまま用いたが、制御対象等に応じて信号内
容を変更して用いてもよい。例えば入出力される各信号
を４ビツトづつまとめてそれぞれの当該信号に適宜重み
付けを行なうことにより、メモリのテーブルに入れるデ
ータをファジー推論値のデータとして用いることができ
る。この場合には、このデータ変換装置がそれ自体３人
カー４出力タイプのファジーコントローラとし機能する
ことになる。
ル信号をそのまま用いたが、制御対象等に応じて信号内
容を変更して用いてもよい。例えば入出力される各信号
を４ビツトづつまとめてそれぞれの当該信号に適宜重み
付けを行なうことにより、メモリのテーブルに入れるデ
ータをファジー推論値のデータとして用いることができ
る。この場合には、このデータ変換装置がそれ自体３人
カー４出力タイプのファジーコントローラとし機能する
ことになる。
また、この発明においてＤＰ−ＲＡＭ等のメモリは、ワ
ンチップマイコン側からのみデータ書込みを行なうよう
にしたものに限らず、同マイコンと入・出力回路との両
側からデータ書込みを行なうようにしたものも含まれる
。
ンチップマイコン側からのみデータ書込みを行なうよう
にしたものに限らず、同マイコンと入・出力回路との両
側からデータ書込みを行なうようにしたものも含まれる
。
第１図はこの発明に係わるデータ変換装置の−実施例を
示すブロック図、第２図はＤＰ−ＲＡＭのデータの入出
力状態を示す要部構成図、第３図はＤＰ−ＲＡＭのテー
ブル内容を示すメモリマツプ、第４図は発振回路で作ら
れる信弓−のタイミングチャート、第５図はデータ変換
動作の処理内容を示すフローチャートである。 １・・・ワンチップマイコン（制御部）２・・・キーボ
ード（操作部） ３・・・表示器 ４・・・ＤＰ−ＲＡＭ（メモリ） ７・・・入力回路 ８・・・データラッチ ９・・・出力回路 ］、 Ｏｂ・・・発振回路
示すブロック図、第２図はＤＰ−ＲＡＭのデータの入出
力状態を示す要部構成図、第３図はＤＰ−ＲＡＭのテー
ブル内容を示すメモリマツプ、第４図は発振回路で作ら
れる信弓−のタイミングチャート、第５図はデータ変換
動作の処理内容を示すフローチャートである。 １・・・ワンチップマイコン（制御部）２・・・キーボ
ード（操作部） ３・・・表示器 ４・・・ＤＰ−ＲＡＭ（メモリ） ７・・・入力回路 ８・・・データラッチ ９・・・出力回路 ］、 Ｏｂ・・・発振回路
Claims (1)
- 【特許請求の範囲】 １、書替えるべき変換データの入力を行なう操作部と、 外部から与えられる入力データを取り込む入力回路と、 ２組のアドレス端子及びデータ端子を有し、少なくとも
片方向からのデータ書込み及び両方向からのデータの読
み出しが可能なメモリと、 このメモリ内のデータテーブルから読み出される変換デ
ータを外部に送出する出力回路と、上記メモリの一方の
組のアドレス端子およびデータ端子に接続され、変換デ
ータによってメモリ内のデータテーブルを書替える制御
部を備え、他方の組のアドレス端子、データ端子をそれ
ぞれ上記入力回路、出力回路に接続したことを特徴とす
るデータ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14278989A JP2864536B2 (ja) | 1989-06-05 | 1989-06-05 | データ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14278989A JP2864536B2 (ja) | 1989-06-05 | 1989-06-05 | データ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH036703A true JPH036703A (ja) | 1991-01-14 |
| JP2864536B2 JP2864536B2 (ja) | 1999-03-03 |
Family
ID=15323646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14278989A Expired - Fee Related JP2864536B2 (ja) | 1989-06-05 | 1989-06-05 | データ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864536B2 (ja) |
-
1989
- 1989-06-05 JP JP14278989A patent/JP2864536B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2864536B2 (ja) | 1999-03-03 |
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