JPH0369207A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0369207A JPH0369207A JP1205915A JP20591589A JPH0369207A JP H0369207 A JPH0369207 A JP H0369207A JP 1205915 A JP1205915 A JP 1205915A JP 20591589 A JP20591589 A JP 20591589A JP H0369207 A JPH0369207 A JP H0369207A
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- JP
- Japan
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- transistor
- channel width
- output terminal
- signal
- terminal
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にデータ出力等を行う出
力段のトランジスタを有する半導体装置に関する。
力段のトランジスタを有する半導体装置に関する。
従来、この種の半導体装置は、−例として第２図に示す
ように、電源供給端子（電源電圧ＶＤＤ）と出力端子Ｔ
Ｍ、とり間に接続された第１のトランジスタＴ１と、接
地端子と出力端子ＴＭ、との間に接続された第２のトラ
ンジスタＴ２とを備え内部回路（図示省略）からの信号
を出力端子ＴＭ。
ように、電源供給端子（電源電圧ＶＤＤ）と出力端子Ｔ
Ｍ、とり間に接続された第１のトランジスタＴ１と、接
地端子と出力端子ＴＭ、との間に接続された第２のトラ
ンジスタＴ２とを備え内部回路（図示省略）からの信号
を出力端子ＴＭ。
〆へ伝達する出力段回路１を備えた構成となっていた。
出力段回路１のトランジスタＴＩ、Ｔ２において、電源
供給端子（ＶＤＤ）側のトランジスタＴ１と接地端子側
のトランジスタＴ２のチャネル幅が等しい場合には、ト
ランジスタＴｌの節点Ａ−Ｂ間の電圧■。、１とトラン
ジスタＴ２の節点Ｃ−Ｄ間の電圧Ｖ。。の差のために、
各トランジスタＴ１、Ｔ２の工。ｓ ｖｎｓ特性が第
３図の曲線ＣＶ１．ＣＶ２のような違いを示す。
供給端子（ＶＤＤ）側のトランジスタＴ１と接地端子側
のトランジスタＴ２のチャネル幅が等しい場合には、ト
ランジスタＴｌの節点Ａ−Ｂ間の電圧■。、１とトラン
ジスタＴ２の節点Ｃ−Ｄ間の電圧Ｖ。。の差のために、
各トランジスタＴ１、Ｔ２の工。ｓ ｖｎｓ特性が第
３図の曲線ＣＶ１．ＣＶ２のような違いを示す。
そのため、トランジスタＴｌのチャネル幅はトランジス
タＴ２のチャネル幅の約３倍の大きさに設計し、ＩＤＳ
ＶＤ８特性の違いを無くするような工夫がされてい
る。
タＴ２のチャネル幅の約３倍の大きさに設計し、ＩＤＳ
ＶＤ８特性の違いを無くするような工夫がされてい
る。
上述した従来の半導体装置は、トランジスタＴ１のチャ
ネル幅に比べ、トランジスタＴ２のチャネル幅が狭くな
っているので、トランジスタＴ２の方の電流能力が劣り
、そのため、これらのトランジスタＴＩ、Ｔ２に外部か
らの高いサージ電圧が加わったときに、トランジスタＴ
２はトランジスタＴ１に比べ、比較的低電圧で破壊して
しまうという欠点がある。
ネル幅に比べ、トランジスタＴ２のチャネル幅が狭くな
っているので、トランジスタＴ２の方の電流能力が劣り
、そのため、これらのトランジスタＴＩ、Ｔ２に外部か
らの高いサージ電圧が加わったときに、トランジスタＴ
２はトランジスタＴ１に比べ、比較的低電圧で破壊して
しまうという欠点がある。
本発明の目的は、サージ電圧に対する耐力を増すことが
できる半導体装置を提供することにある。
できる半導体装置を提供することにある。
すとの間接Ｉ！７ｅされゲートに門那凹玲からの信号を
入力する第１のチャネル幅をもつ第１のトランジスタと
、接地端子と前記出力端子との間に接続されゲートに前
記内部回路からの信号を入力する前記第１のチャネル幅
より狭い第２のチャネル幅をもつ第２のトランジスタと
を備え前記内部回路からの信号を前記出力端子へ伝達す
る出力段回路と、前記接地端子と前記出力端子との間に
接続されゲートを前記接地端子と接続し前記第２のトラ
ンジスタの第２のチャネル幅との和が前記第１のトラン
ジスタの第ｒ＜ヤネ接続し前記第２のトランジスタのチ
ャネル幅との和が前記第１のトランジスタとを有してい
る。
入力する第１のチャネル幅をもつ第１のトランジスタと
、接地端子と前記出力端子との間に接続されゲートに前
記内部回路からの信号を入力する前記第１のチャネル幅
より狭い第２のチャネル幅をもつ第２のトランジスタと
を備え前記内部回路からの信号を前記出力端子へ伝達す
る出力段回路と、前記接地端子と前記出力端子との間に
接続されゲートを前記接地端子と接続し前記第２のトラ
ンジスタの第２のチャネル幅との和が前記第１のトラン
ジスタの第ｒ＜ヤネ接続し前記第２のトランジスタのチ
ャネル幅との和が前記第１のトランジスタとを有してい
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
路（図示省略）からの信号を入力する第１のチャネル幅
なもつ第１のトランジスタＴ１と、接地端子と出力端子
ＴＭ、との間に接続されゲートに前記内部回路からの信
号を入力する第１のチャネル幅より狭い第２のチャネル
幅をもつ第２のトランジスタＴ２とを備え前記内部回路
からの信号を出力端子ＴＭ、へ伝達する出力段回路１と
、接地端子と出力端子ＴＭ、との間に接続されゲートを
接地端子と接続し第２のトランジスタＴ２の第２のチャ
ネル幅との和が第１のトランジスタＴｌの第１のチャネ
接続し前記第２のトランジスタのチャネル幅との和が前
記第１のトランジスタＴ３とを有する構成となっている
。
なもつ第１のトランジスタＴ１と、接地端子と出力端子
ＴＭ、との間に接続されゲートに前記内部回路からの信
号を入力する第１のチャネル幅より狭い第２のチャネル
幅をもつ第２のトランジスタＴ２とを備え前記内部回路
からの信号を出力端子ＴＭ、へ伝達する出力段回路１と
、接地端子と出力端子ＴＭ、との間に接続されゲートを
接地端子と接続し第２のトランジスタＴ２の第２のチャ
ネル幅との和が第１のトランジスタＴｌの第１のチャネ
接続し前記第２のトランジスタのチャネル幅との和が前
記第１のトランジスタＴ３とを有する構成となっている
。
通常、第１のトランジスタＴｌのチャネル幅は、第２の
トランジスタＴ２のチャネル幅の約３倍に設計しである
ので、出力段回路１のみであると、外部からの高いサー
ジ電圧に対する電流能力は第１のトランジスタＴ１に比
べ第２のトランジスタＴ２は約１７３程度であり、サー
ジ電圧に対する耐力も低くなっている。
トランジスタＴ２のチャネル幅の約３倍に設計しである
ので、出力段回路１のみであると、外部からの高いサー
ジ電圧に対する電流能力は第１のトランジスタＴ１に比
べ第２のトランジスタＴ２は約１７３程度であり、サー
ジ電圧に対する耐力も低くなっている。
そこで本発明においては、第２のトランジスタ」−
Ｔ／のサージ電圧に対する耐力を増加させるために、ゲ
ートを接地した第３のトランジスタＴ３を第２のトラン
ジスタＴ２に並列に設け、この第３のトランジスタＴ３
のチャネル幅と第２のトランジスタＴ２のチャネル幅と
の和が第１のトランジスタＴｌのチャネ接続しくなるよ
うにしたものである。
ートを接地した第３のトランジスタＴ３を第２のトラン
ジスタＴ２に並列に設け、この第３のトランジスタＴ３
のチャネル幅と第２のトランジスタＴ２のチャネル幅と
の和が第１のトランジスタＴｌのチャネ接続しくなるよ
うにしたものである。
以上説明したように本発明は、出力段回路の第２のトラ
ンジスタのチャネル幅との和が第１のトランジスタのチ
ャネル幅とが等しくなるようなチャネル幅の第３のトラ
ンジスタを第２のトランので、外部からのサージ電圧に
対する耐力を増すことができる効果がある。
ンジスタのチャネル幅との和が第１のトランジスタのチ
ャネル幅とが等しくなるようなチャネル幅の第３のトラ
ンジスタを第２のトランので、外部からのサージ電圧に
対する耐力を増すことができる効果がある。
第１図は本発明の一実施例の回路図、第２図は従来半導
体装置の一例の回路図、第３図は第２図に示された半導
体装置の第１及び第２のトランジスタのチャネル幅が等
しいときのＩＤ９ Ｖｏｓ特性図である。 １・・・・・・出力段回路、 Ｔ１〜Ｔ３・・・・・・トランジス タ。
体装置の一例の回路図、第３図は第２図に示された半導
体装置の第１及び第２のトランジスタのチャネル幅が等
しいときのＩＤ９ Ｖｏｓ特性図である。 １・・・・・・出力段回路、 Ｔ１〜Ｔ３・・・・・・トランジス タ。
Claims (1)
- 電源供給端子と出力端子との間に接続されゲートに内部
回路からの信号を入力する第１のチャネル幅をもつ第１
のトランジスタと、接地端子と前記出力端子との間に接
続されゲートに前記内部回路からの信号を入力する前記
第１のチャネル幅より狭い第２のチャネル幅をもつ第２
のトランジスタとを備え前記内部回路からの信号を前記
出力端子へ伝達する出力段回路と、前記接地端子と前記
出力端子との間に接続されゲートを前記接地端子と接続
し前記第２のトランジスタの第２のチャネル幅との和が
前記第１のトランジスタの第１のチャネル幅と等しくな
るような第３のチャネル幅をもつ第３のトランジスタと
を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205915A JPH0369207A (ja) | 1989-08-08 | 1989-08-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205915A JPH0369207A (ja) | 1989-08-08 | 1989-08-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0369207A true JPH0369207A (ja) | 1991-03-25 |
Family
ID=16514856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1205915A Pending JPH0369207A (ja) | 1989-08-08 | 1989-08-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0369207A (ja) |
-
1989
- 1989-08-08 JP JP1205915A patent/JPH0369207A/ja active Pending
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