JPH0378248A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0378248A JPH0378248A JP1215298A JP21529889A JPH0378248A JP H0378248 A JPH0378248 A JP H0378248A JP 1215298 A JP1215298 A JP 1215298A JP 21529889 A JP21529889 A JP 21529889A JP H0378248 A JPH0378248 A JP H0378248A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- lead frame
- grounding
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置に係わり高速で動作する半導体
素子あるいはデジタル−アナログ混載の半導体素子等の
高集積な半導体素子に特に有効な実装構造の改良に関す
る。
素子あるいはデジタル−アナログ混載の半導体素子等の
高集積な半導体素子に特に有効な実装構造の改良に関す
る。
近年、半導体素子の高速化、高集積化に伴い半導体素子
の発生ずる雑音による誤動作が問題になってきている。
の発生ずる雑音による誤動作が問題になってきている。
高速で動作する半導体素子の出カバソファ−は、その出
力値が変化する際にパッケージの接地および電源のリー
ドフレームのインダクタンスによって、出力電流の高速
変化による大きな電圧変動を引き起こす、この電圧変動
が半導体素子の誤動作の原因となる。また、半導体素子
の高集積化に伴い一つの半導体素子内にデジタル回路と
アナログ回路を搭載する事が行われるが、この様なデジ
タル−アナログ混載型の半導体素子においても同様に、
デジタル部での高速の電流変化によってアナログ部が誤
動作を起こす可能性がある。
力値が変化する際にパッケージの接地および電源のリー
ドフレームのインダクタンスによって、出力電流の高速
変化による大きな電圧変動を引き起こす、この電圧変動
が半導体素子の誤動作の原因となる。また、半導体素子
の高集積化に伴い一つの半導体素子内にデジタル回路と
アナログ回路を搭載する事が行われるが、この様なデジ
タル−アナログ混載型の半導体素子においても同様に、
デジタル部での高速の電流変化によってアナログ部が誤
動作を起こす可能性がある。
本発明は高速あるいは高集積の半導体素子を内部に封入
する半導体装置において、パンケージのリードフレーム
及びホンデイングライヤのインダクタンスに発生する誘
動起電力による接地および電源の電圧が変動することに
よって前記半導体装置が誤動作を起こすという問題点を
接地あるいは電源と接続されるリードフレームをパンケ
ージ内で２股にして、その分岐端より半導体素子上の雑
音の発生源となる回路とその他の回路にそれぞれ電源を
供給する事により、接地あるいは電源電圧の変動が半導
体素子内すべてに影響する事を防ぎ、誤動作を起こりに
くくするようにしたものである。
する半導体装置において、パンケージのリードフレーム
及びホンデイングライヤのインダクタンスに発生する誘
動起電力による接地および電源の電圧が変動することに
よって前記半導体装置が誤動作を起こすという問題点を
接地あるいは電源と接続されるリードフレームをパンケ
ージ内で２股にして、その分岐端より半導体素子上の雑
音の発生源となる回路とその他の回路にそれぞれ電源を
供給する事により、接地あるいは電源電圧の変動が半導
体素子内すべてに影響する事を防ぎ、誤動作を起こりに
くくするようにしたものである。
従来、前記の様な雑音による誤動作を防ぐ手段として第
３図に示すような実装の方法があった。
３図に示すような実装の方法があった。
これを同図に基づいて説明すると、半導体素子ｌは第５
図に示すように雑音の発生源となる回路５７とその他の
回路５６がそれぞれ別の電源の経路と電源用のポンディ
ングパッド２．４と接地用のボンディングバンド３．５
を有している。電源用のボンディングバンド２，４と接
地用のポンディングパッド３．５はそれぞれが電源用の
リードフレーム３２．３４と接地用のリードフレーム３
３．３５と１対１でボンディングワイヤ３６で接続され
ている。
図に示すように雑音の発生源となる回路５７とその他の
回路５６がそれぞれ別の電源の経路と電源用のポンディ
ングパッド２．４と接地用のボンディングバンド３．５
を有している。電源用のボンディングバンド２，４と接
地用のポンディングパッド３．５はそれぞれが電源用の
リードフレーム３２．３４と接地用のリードフレーム３
３．３５と１対１でボンディングワイヤ３６で接続され
ている。
また、別の従来の技術として第４図に示すように、半導
体素子１の電源用のボンディングバンド２．４は共通の
電源用のリードフレーム４２にボンディングワイヤ４６
で接続され、同様に接地用のボンディングバンド３．５
は共通の接地用のリードフレーム４３と接続されている
。
体素子１の電源用のボンディングバンド２．４は共通の
電源用のリードフレーム４２にボンディングワイヤ４６
で接続され、同様に接地用のボンディングバンド３．５
は共通の接地用のリードフレーム４３と接続されている
。
第３図、第４図のどちらの方法も雑音の発生源となる回
路の電源及び接地の経路を分離する事で他の回路への雑
音の影響を防いでいる。
路の電源及び接地の経路を分離する事で他の回路への雑
音の影響を防いでいる。
接地電位、電源電圧の変動はボンディングワイヤやリー
ドフレームのインダクタンスに発生する電圧が主な原因
となる。
ドフレームのインダクタンスに発生する電圧が主な原因
となる。
よって接地電位、電源電圧の変動を小さくするためには
、第３図に示したようにパッケージの端子から完全に雑
音の発生源となる回路とその他の回路の電源を分離する
事が望ましい。しかしパッケージの端子数が多くなって
しまうため、端子数の限られている場合には、この方法
をとる事は難しい。
、第３図に示したようにパッケージの端子から完全に雑
音の発生源となる回路とその他の回路の電源を分離する
事が望ましい。しかしパッケージの端子数が多くなって
しまうため、端子数の限られている場合には、この方法
をとる事は難しい。
また第４図の方法では、バフケージの端子数は増えない
が、電源用のリードフレームは雑音の発生源となる回路
とその他の回路で共通であるため、リードフレームのイ
ンダクタンスに発生する電圧の影響がまだ残るという欠
点があった。
が、電源用のリードフレームは雑音の発生源となる回路
とその他の回路で共通であるため、リードフレームのイ
ンダクタンスに発生する電圧の影響がまだ残るという欠
点があった。
この発明は、これらの従来の技術の欠点を解決するため
に、パンケージの端子数を増やさずに接地電位、 ｉ＋
ｔｉｉ電圧の変動による半導体装置の誤動作を防ぐ事を
目的としている。
に、パンケージの端子数を増やさずに接地電位、 ｉ＋
ｔｉｉ電圧の変動による半導体装置の誤動作を防ぐ事を
目的としている。
上記課題を解決するために、本発明では電源あるいは接
地となるリードフレームを途中より２股以上に分けてそ
の分岐端をそれぞれ半導体素子上で分けられた雑音の発
生源となる回路の電源の経路とその他の電源の経路とに
接続する。
地となるリードフレームを途中より２股以上に分けてそ
の分岐端をそれぞれ半導体素子上で分けられた雑音の発
生源となる回路の電源の経路とその他の電源の経路とに
接続する。
さらに雑音の発生源となる回路の電源と接地の間にパン
ケージ内でコンデンサを接続すればさらに効果は上がる
。
ケージ内でコンデンサを接続すればさらに効果は上がる
。
電源電圧あるいは接地電位の変動は、雑音の発生源とな
る回路の電源あるいは接地の経路に瞬間的に大きな電流
が流れるために起こるので、本発明のように電源および
接地となるリードフレームのうち少なくとも−っを二股
にして可能な限り雑音の発生源となる回路の電源の経路
とその他の回路の電源の経路を分離すれば、その他の回
路の電源および接地の変動を小さくする事ができる。半
導体素子内の回路の電源の経路を３つ以上に分離し、リ
ードフレームを３股以上に分けて接続しても同様である
。
る回路の電源あるいは接地の経路に瞬間的に大きな電流
が流れるために起こるので、本発明のように電源および
接地となるリードフレームのうち少なくとも−っを二股
にして可能な限り雑音の発生源となる回路の電源の経路
とその他の回路の電源の経路を分離すれば、その他の回
路の電源および接地の変動を小さくする事ができる。半
導体素子内の回路の電源の経路を３つ以上に分離し、リ
ードフレームを３股以上に分けて接続しても同様である
。
また雑音の発生源となる回路の電源と接地の間にコンデ
ンサを接続する事でさらに効果を上げる事ができる。
ンサを接続する事でさらに効果を上げる事ができる。
以下、本発明の実施例を図面を参照しながら説明する。
第１図は本発明に係わる半導体装置の一実施例を示す平
面図である。
面図である。
同図において１は、所定の回路が構成された半導体素子
でその内部は第５図に示す一例の様に雑音の発生源とな
る回路領域５７とその他の回路領域５６とにそれぞれ別
のボンディングバンド２，３゜４．５より電源が供給さ
れるように構成されている。
でその内部は第５図に示す一例の様に雑音の発生源とな
る回路領域５７とその他の回路領域５６とにそれぞれ別
のボンディングバンド２，３゜４．５より電源が供給さ
れるように構成されている。
そして、電源用のリードフレーム７は途中より二股に分
かれ、分岐端はそれぞれ雑音の発生源となる回路と接続
されている電源用のバッド４とその他の回路と接続され
ている電源用のパッド２と金属細線よりなるボンディン
グワイヤ６で接続されている。接地用のリードフレーム
８も同様に２股に分かれ、その分岐端はそれぞれ雑音の
発生源となる回路と接続されている接地用のボンディン
グバンド５とその他の回路と接続されている接地用のボ
ンディングバンド３と接続されている。
かれ、分岐端はそれぞれ雑音の発生源となる回路と接続
されている電源用のバッド４とその他の回路と接続され
ている電源用のパッド２と金属細線よりなるボンディン
グワイヤ６で接続されている。接地用のリードフレーム
８も同様に２股に分かれ、その分岐端はそれぞれ雑音の
発生源となる回路と接続されている接地用のボンディン
グバンド５とその他の回路と接続されている接地用のボ
ンディングバンド３と接続されている。
この時、電源用及び接地用のリードフレーム７゜８は共
通部分がなるべく少なくなる様に二股に分岐した方が、
雑音の発生源となる回路の電源系の電源電圧及び接地電
位の変動が他の回路に与える影響が少ない。
通部分がなるべく少なくなる様に二股に分岐した方が、
雑音の発生源となる回路の電源系の電源電圧及び接地電
位の変動が他の回路に与える影響が少ない。
第２図は、本発明の他の実施例を示すものである。雑音
の発生源となる回路の電源用のボンディングバンド４に
接続されている電源用のリードフレームの分岐端と、同
しく雑音の発生源となる回路の接地用のボンディングバ
ンド５に接続されている接地用のリードフレームの分岐
端との間にチップコンデンサ９を導電性ペーストで接続
した例である。これにより雑音の発生源となる回路の電
源系の電源電圧及び接地電位の変動をチップコンデンサ
９で吸収する事が可能である。
の発生源となる回路の電源用のボンディングバンド４に
接続されている電源用のリードフレームの分岐端と、同
しく雑音の発生源となる回路の接地用のボンディングバ
ンド５に接続されている接地用のリードフレームの分岐
端との間にチップコンデンサ９を導電性ペーストで接続
した例である。これにより雑音の発生源となる回路の電
源系の電源電圧及び接地電位の変動をチップコンデンサ
９で吸収する事が可能である。
この時、チップコンデンサ９は除去したい雑音の周波数
によってその容量を選択すれば良い。
によってその容量を選択すれば良い。
以上説明したように本発明によりパンケージの端子数を
増やさずに、リードフレームのインダクタンスに発生す
る電圧のために起こる電源電圧あるいは接地電位の変動
による半導体装置の誤動作を小さくおさえる効果がある
。
増やさずに、リードフレームのインダクタンスに発生す
る電圧のために起こる電源電圧あるいは接地電位の変動
による半導体装置の誤動作を小さくおさえる効果がある
。
第１図は本発明の半導体装置の第１の実施例を示す平面
図、第２図は本発明の第２の実施例を示す平面図、第３
図及び第４図は従来の半導体装置の例を示す平面図、第
５図は半導体素子の電源回路部分の構成例を示す図であ
る。 ｌ・・・半導体素子 ２．３，４．５・・・ボンディングバンド６、３６．４
６・・・・・ボンディングワイヤ７、 ８．２７．２８
．３２．３３．３４．３５．４２．４３・・・・・リー
ドフレーム ・雑音の発生源となる回路以外の領域 ・雑音の発生源となる回路の領域 ５６・ ・ ５７・ ・ 以 上
図、第２図は本発明の第２の実施例を示す平面図、第３
図及び第４図は従来の半導体装置の例を示す平面図、第
５図は半導体素子の電源回路部分の構成例を示す図であ
る。 ｌ・・・半導体素子 ２．３，４．５・・・ボンディングバンド６、３６．４
６・・・・・ボンディングワイヤ７、 ８．２７．２８
．３２．３３．３４．３５．４２．４３・・・・・リー
ドフレーム ・雑音の発生源となる回路以外の領域 ・雑音の発生源となる回路の領域 ５６・ ・ ５７・ ・ 以 上
Claims (2)
- （１）半導体素子を内部に封入するパッケージが有する
リードフレームのうち少なくとも一つが二股以上に分岐
している事を特徴とする半導体装置。 - （２）前記、二股以上に分岐したリードフレームの少な
くとも一つの分岐端と他のリードフレームのうち少なく
とも一つとの間にコンデンサが接続されている請求項１
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1215298A JPH0378248A (ja) | 1989-08-22 | 1989-08-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1215298A JPH0378248A (ja) | 1989-08-22 | 1989-08-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0378248A true JPH0378248A (ja) | 1991-04-03 |
Family
ID=16670006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1215298A Pending JPH0378248A (ja) | 1989-08-22 | 1989-08-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0378248A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0600488A3 (en) * | 1992-12-03 | 1995-02-01 | Linear Techn Inc | Lead frame capacitor and capacitively coupled isolation circuit with it. |
| JPH09134992A (ja) * | 1994-08-30 | 1997-05-20 | Anam Ind Co Inc | 半導体リードフレーム |
| US6509632B1 (en) * | 1998-01-30 | 2003-01-21 | Micron Technology, Inc. | Method of fabricating a redundant pinout configuration for signal enhancement in an IC package |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6034049A (ja) * | 1983-08-05 | 1985-02-21 | Nec Corp | コンデンサ内蔵型半導体装置及びその製造方法 |
| JPS61152052A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPH01128457A (ja) * | 1987-11-12 | 1989-05-22 | Mitsubishi Electric Corp | 半導体装置 |
-
1989
- 1989-08-22 JP JP1215298A patent/JPH0378248A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6034049A (ja) * | 1983-08-05 | 1985-02-21 | Nec Corp | コンデンサ内蔵型半導体装置及びその製造方法 |
| JPS61152052A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPH01128457A (ja) * | 1987-11-12 | 1989-05-22 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0600488A3 (en) * | 1992-12-03 | 1995-02-01 | Linear Techn Inc | Lead frame capacitor and capacitively coupled isolation circuit with it. |
| US5444600A (en) * | 1992-12-03 | 1995-08-22 | Linear Technology Corporation | Lead frame capacitor and capacitively-coupled isolator circuit using the same |
| US5589709A (en) * | 1992-12-03 | 1996-12-31 | Linear Technology Inc. | Lead frame capacitor and capacitively-coupled isolator circuit using same |
| US5650357A (en) * | 1992-12-03 | 1997-07-22 | Linear Technology Corporation | Process for manufacturing a lead frame capacitor and capacitively-coupled isolator circuit using same |
| US5926358A (en) * | 1992-12-03 | 1999-07-20 | Linear Technology Corporation | Lead frame capacitor and capacitively-coupled isolator circuit using same |
| US5945728A (en) * | 1992-12-03 | 1999-08-31 | Linear Technology Corporation | Lead frame capacitor and capacitively coupled isolator circuit |
| JPH09134992A (ja) * | 1994-08-30 | 1997-05-20 | Anam Ind Co Inc | 半導体リードフレーム |
| US6509632B1 (en) * | 1998-01-30 | 2003-01-21 | Micron Technology, Inc. | Method of fabricating a redundant pinout configuration for signal enhancement in an IC package |
| US6552420B1 (en) | 1998-01-30 | 2003-04-22 | Micron Technology, Inc. | Redundant pinout configuration for signal enhancement in IC packages |
| US6777790B2 (en) | 1998-01-30 | 2004-08-17 | Micron Technology, Inc. | Redundant pinout configuration for signal enhancement in IC packages |
| US6815807B2 (en) | 1998-01-30 | 2004-11-09 | Micron Technology, Inc. | Method of fabricating a redundant pinout configuration for signal enhancement in an IC package |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62244144A (ja) | 半導体装置 | |
| US5276352A (en) | Resin sealed semiconductor device having power source by-pass connecting line | |
| JPH0378248A (ja) | 半導体装置 | |
| US5243496A (en) | Molded case integrated circuit with a dynamic impedance reducing device | |
| JPS57164548A (en) | Semiconductor device | |
| JPH0810209Y2 (ja) | 集積回路 | |
| JPH0543478Y2 (ja) | ||
| JPS5878448A (ja) | 集積回路 | |
| JPH0447974B2 (ja) | ||
| JPS629654A (ja) | 集積回路装置実装パツケ−ジ | |
| EP0486027B1 (en) | Resin sealed semiconductor device | |
| JPS6211256A (ja) | 半導体集積回路装置 | |
| JPS5963744A (ja) | 半導体装置 | |
| JPH01257348A (ja) | スタンダード・セル集積回路装置 | |
| JPS6081852A (ja) | 半導体装置 | |
| JPH01282853A (ja) | 半導体装置 | |
| JPS61113267A (ja) | 半導体装置 | |
| US20020131281A1 (en) | On-chip power supply with optimized electromagnetic compatibility | |
| JPH0199245A (ja) | Ｉｃパッケージ | |
| JPH01205457A (ja) | システム化半導体装置 | |
| JPH01284006A (ja) | トランジスタ装置 | |
| JPH04368165A (ja) | 半導体装置用パッケージ | |
| JPS63104434A (ja) | 半導体装置 | |
| JPS61174655A (ja) | 集積回路装置 | |
| JPH08340059A (ja) | 半導体デバイスパッケージングシステム |