JPH0810209Y2 - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH0810209Y2 JPH0810209Y2 JP1989019129U JP1912989U JPH0810209Y2 JP H0810209 Y2 JPH0810209 Y2 JP H0810209Y2 JP 1989019129 U JP1989019129 U JP 1989019129U JP 1912989 U JP1912989 U JP 1912989U JP H0810209 Y2 JPH0810209 Y2 JP H0810209Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal processing
- processing unit
- analog signal
- electrode
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、ディジタル信号処理部とアナログ信号処理
部とを１チップ内に内蔵するLSI等の集積回路に関す
る。
部とを１チップ内に内蔵するLSI等の集積回路に関す
る。
本考案は、ディジタル信号処理部とアナログ信号処理
部とを１チップ内に内蔵するLSI等の集積回路におい
て、基板電位を接地電位とし、ディジタル信号処理部と
アナログ信号処理部とを独立に接地すると共に、両信号
処理部の境界部を各信号処理部とは別に接地するように
し、ディジタル信号処理部がアナログ信号部に悪影響を
及ぼさないようにしたものである。
部とを１チップ内に内蔵するLSI等の集積回路におい
て、基板電位を接地電位とし、ディジタル信号処理部と
アナログ信号処理部とを独立に接地すると共に、両信号
処理部の境界部を各信号処理部とは別に接地するように
し、ディジタル信号処理部がアナログ信号部に悪影響を
及ぼさないようにしたものである。
近年、１チップのLSI内でディジタル信号処理とアナ
ログ信号処理との双方を行うものが開発されている。例
えば、ディジタルオーディオ信号をアナログ信号に変換
するD/Aコンバータの場合、ディジタル信号処理部でア
ナログ信号への変換処理をした後、このアナログ信号を
同一チップ内の出力バッファで出力処理を行うようにす
ることが行われている。
ログ信号処理との双方を行うものが開発されている。例
えば、ディジタルオーディオ信号をアナログ信号に変換
するD/Aコンバータの場合、ディジタル信号処理部でア
ナログ信号への変換処理をした後、このアナログ信号を
同一チップ内の出力バッファで出力処理を行うようにす
ることが行われている。
ところが、このように同一チップ内に複数の信号処理
部が形成されている場合、一方の信号処理部が他方の信
号処理部に悪影響を与えることがあった（特公昭63-552
18号公報等参照）。例えば、ディジタル信号処理部とア
ナログ信号処理部とが混在している場合、ディジタル信
号処理部で扱うパルス性の信号がアナログ信号処理部内
の信号に悪影響を及ぼし、アナログ信号処理部の出力信
号にノイズ成分が重畳されてしまうことがあった。
部が形成されている場合、一方の信号処理部が他方の信
号処理部に悪影響を与えることがあった（特公昭63-552
18号公報等参照）。例えば、ディジタル信号処理部とア
ナログ信号処理部とが混在している場合、ディジタル信
号処理部で扱うパルス性の信号がアナログ信号処理部内
の信号に悪影響を及ぼし、アナログ信号処理部の出力信
号にノイズ成分が重畳されてしまうことがあった。
本考案は斯かる点に鑑み、ディジタル信号処理部内の
信号がアナログ信号処理部内の信号に悪影響を及ぼすこ
とのないこの種の集積回路を提供することを目的とす
る。
信号がアナログ信号処理部内の信号に悪影響を及ぼすこ
とのないこの種の集積回路を提供することを目的とす
る。
本考案の集積回路は、例えば第１図〜第３図に示す如
く、ディジタル信号処理部（11）とアナログ信号処理部
（12）とを１チップ内に内蔵する集積回路（10）におい
て、集積回路を構成するチップ（10）の表面に、ディジ
タル信号処理部（11）とアナログ信号処理部（12）とを
分ける接地電極（13）を所定幅で設けると共に、チップ
（10）の底面を接地された基板（１）と接触させ、チッ
プ内部において表面側の接地電極（13）と底面側の基板
（１）との間を接続し、この接続部によりディジタル信
号処理部（11）とアナログ信号処理部（12）とを分離し
て構成して、チップの両面の接地電位部とその接続部
で、積極的にディジタル信号処理部とアナログ信号処理
部とを分離するようにしたものである。
く、ディジタル信号処理部（11）とアナログ信号処理部
（12）とを１チップ内に内蔵する集積回路（10）におい
て、集積回路を構成するチップ（10）の表面に、ディジ
タル信号処理部（11）とアナログ信号処理部（12）とを
分ける接地電極（13）を所定幅で設けると共に、チップ
（10）の底面を接地された基板（１）と接触させ、チッ
プ内部において表面側の接地電極（13）と底面側の基板
（１）との間を接続し、この接続部によりディジタル信
号処理部（11）とアナログ信号処理部（12）とを分離し
て構成して、チップの両面の接地電位部とその接続部
で、積極的にディジタル信号処理部とアナログ信号処理
部とを分離するようにしたものである。
本考案によると、接地電位によりディジタル信号処理
部とアナログ信号処理部とが分離されているため、ディ
ジタル信号処理部で扱うパルス性の信号がアナログ信号
処理部に混入するのが阻止され、ディジタル信号処理部
内の信号がアナログ信号処理部内の信号に悪影響を及ぼ
すのが防止される。
部とアナログ信号処理部とが分離されているため、ディ
ジタル信号処理部で扱うパルス性の信号がアナログ信号
処理部に混入するのが阻止され、ディジタル信号処理部
内の信号がアナログ信号処理部内の信号に悪影響を及ぼ
すのが防止される。
以下、本考案の集積回路の一実施例を、添付図面を参
照して説明しよう。
照して説明しよう。
本例は、ディジタルオーディオ信号をアナログ信号に
変換するD/Aコンバータに適用した例を示す。即ち、第
１図において（10）はLSIを示し、このLSI（10）は接地
されたリードフレーム（１）上に載置され、１チップ内
に、ディジタル信号をアナログ信号に変換するディジタ
ル信号処理部（11）と、この変換したアナログ信号の出
力バッファ回路であるアナログ信号処理部（12）とを左
右に振り分けて混在させてある。そして、両信号処理部
（11）及び（12）の境界部の上面に、分離用接地電極
（13）を設ける。この接地電極（13）は、上面の一端部
から他端部まで連続して形成し、例えば幅Ｗを50μｍに
設定する。そして、この分離用接地電極（13）を、リー
ドフレーム（１）上の接地された電極部（2a）と、リー
ド線（３）により接続する。また、ディジタル信号処理
部（11）とアナログ信号処理部（12）とで、夫々独自に
接地電極（14）及び（15）を上面に設け、夫々の接地電
極（14）及び（15）を、リードフレーム（１）上の接地
された電極部（2b）及び（2c）と、リード線（３）によ
り接続する。この場合、分離用接地電極（３）が接続さ
れる電極部（2a）とリードフレーム（１）自体の接地部
とは共通に接続しても良いが、各信号処理部（11）及び
（12）の接地電極（14）及び（15）と接続された電極部
（2b）及び（2c）と電極部（2a）とは別体として設け
る。
変換するD/Aコンバータに適用した例を示す。即ち、第
１図において（10）はLSIを示し、このLSI（10）は接地
されたリードフレーム（１）上に載置され、１チップ内
に、ディジタル信号をアナログ信号に変換するディジタ
ル信号処理部（11）と、この変換したアナログ信号の出
力バッファ回路であるアナログ信号処理部（12）とを左
右に振り分けて混在させてある。そして、両信号処理部
（11）及び（12）の境界部の上面に、分離用接地電極
（13）を設ける。この接地電極（13）は、上面の一端部
から他端部まで連続して形成し、例えば幅Ｗを50μｍに
設定する。そして、この分離用接地電極（13）を、リー
ドフレーム（１）上の接地された電極部（2a）と、リー
ド線（３）により接続する。また、ディジタル信号処理
部（11）とアナログ信号処理部（12）とで、夫々独自に
接地電極（14）及び（15）を上面に設け、夫々の接地電
極（14）及び（15）を、リードフレーム（１）上の接地
された電極部（2b）及び（2c）と、リード線（３）によ
り接続する。この場合、分離用接地電極（３）が接続さ
れる電極部（2a）とリードフレーム（１）自体の接地部
とは共通に接続しても良いが、各信号処理部（11）及び
（12）の接地電極（14）及び（15）と接続された電極部
（2b）及び（2c）と電極部（2a）とは別体として設け
る。
次に、LSI（10）の内部を第２図に示すと、Ｐ型半導
体基板（10a）の表面に、所定のスイッチング素子を構
成するN+型領域及びＮ型のウェル領域を設け、左右に分
けてディジタル信号処理部（11）の回路とアナログ信号
処理部（12）の回路とを構成する。そして、表面の中央
部の両信号処理部（11）及び（12）の境界部には、半導
体基板（10a）と同じ不純物によるP+型の分離用接地電
極（13）が設けてあり、ディジタル信号処理部（11）の
接地電極（14）及びアナログ信号処理部（12）の接地電
極（15）が夫々P+型領域として設けてある。また、ディ
ジタル信号処理部（11）の一方の電源端子DVDDが所定の
Ｎ型のウェル領域より引出され、他方の電源端子DVSSが
所定のN+型領域より引出される。さらに、アナログ信号
処理部（12）の一方の電源端子AVDDが所定のＮ型のウェ
ル領域より引出され、他方の電源端子AVSSが所定のＮ型
のウェル領域より引出される。
体基板（10a）の表面に、所定のスイッチング素子を構
成するN+型領域及びＮ型のウェル領域を設け、左右に分
けてディジタル信号処理部（11）の回路とアナログ信号
処理部（12）の回路とを構成する。そして、表面の中央
部の両信号処理部（11）及び（12）の境界部には、半導
体基板（10a）と同じ不純物によるP+型の分離用接地電
極（13）が設けてあり、ディジタル信号処理部（11）の
接地電極（14）及びアナログ信号処理部（12）の接地電
極（15）が夫々P+型領域として設けてある。また、ディ
ジタル信号処理部（11）の一方の電源端子DVDDが所定の
Ｎ型のウェル領域より引出され、他方の電源端子DVSSが
所定のN+型領域より引出される。さらに、アナログ信号
処理部（12）の一方の電源端子AVDDが所定のＮ型のウェ
ル領域より引出され、他方の電源端子AVSSが所定のＮ型
のウェル領域より引出される。
このようにしてあることで、第３図に示す如く、ディ
ジタル信号処理部（11）内の回路とアナログ信号部（1
2）内の回路とが、境界部で接地電位により遮断された
状態で、夫々別に一方の電源端子DVDD又はAVDDと他方の
電源端子DVSS又はAVSSとが接続されると共に、夫々の信
号処理部（11），（12）毎に別々に接地される。また、
夫々の信号処理部（11），（12）内の回路電流が、夫々
の接地電極（14），（15）には流れない。
ジタル信号処理部（11）内の回路とアナログ信号部（1
2）内の回路とが、境界部で接地電位により遮断された
状態で、夫々別に一方の電源端子DVDD又はAVDDと他方の
電源端子DVSS又はAVSSとが接続されると共に、夫々の信
号処理部（11），（12）毎に別々に接地される。また、
夫々の信号処理部（11），（12）内の回路電流が、夫々
の接地電極（14），（15）には流れない。
このため、電源信号が夫々の信号処理部（11），（1
2）毎に別々に供給され、両信号処理部（11），（12）
の境界部の接地電位により、ディジタル信号処理部（1
1）より発せられるパルス性のノイズがアナログ信号処
理部（12）側には伝わらず、アナログ信号処理部（12）
より出力される信号にパルス性のノイズによる揺らぎが
発生しない。従って、本例のLSI（10）によりディジタ
ルオーディオ信号を変換して得られるアナログオーディ
オ信号は、ノイズのないSN比が改善された良好なオーデ
ィオ信号となる。
2）毎に別々に供給され、両信号処理部（11），（12）
の境界部の接地電位により、ディジタル信号処理部（1
1）より発せられるパルス性のノイズがアナログ信号処
理部（12）側には伝わらず、アナログ信号処理部（12）
より出力される信号にパルス性のノイズによる揺らぎが
発生しない。従って、本例のLSI（10）によりディジタ
ルオーディオ信号を変換して得られるアナログオーディ
オ信号は、ノイズのないSN比が改善された良好なオーデ
ィオ信号となる。
なお、分離用接地電極（13）の幅Ｗは、上述実施例で
は50μｍとしたが、50μｍ以上の幅が設定できるときに
はより広い幅とした方が好ましい。また、本考案は上述
実施例に限らず、本考案の要旨を逸脱することなく、そ
の他種々の構成が取り得ることは勿論である。
は50μｍとしたが、50μｍ以上の幅が設定できるときに
はより広い幅とした方が好ましい。また、本考案は上述
実施例に限らず、本考案の要旨を逸脱することなく、そ
の他種々の構成が取り得ることは勿論である。
本考案によると、１チップ内に混在するディジタル信
号処理部とアナログ信号処理部とが干渉せず、アナログ
信号処理部でディジタル信号処理時に発生するノイズの
影響なく良好な信号処理が行え、ノイズによる揺らぎの
ないSN比の良い良好な信号が出力される利益がある。
号処理部とアナログ信号処理部とが干渉せず、アナログ
信号処理部でディジタル信号処理時に発生するノイズの
影響なく良好な信号処理が行え、ノイズによる揺らぎの
ないSN比の良い良好な信号が出力される利益がある。
第１図，第２図及び第３図は夫々本考案の一実施例を示
す構成図である。 （10）はLSI、（11）はディジタル信号処理部、（12）
はアナログ信号処理部、（13）は分離用接地電極、（1
4）及び（15）は接地電極である。
す構成図である。 （10）はLSI、（11）はディジタル信号処理部、（12）
はアナログ信号処理部、（13）は分離用接地電極、（1
4）及び（15）は接地電極である。
Claims (1)
- 【請求項１】所定基板上に載置された１チップに形成さ
れた集積回路であって、ディジタル信号処理部とアナロ
グ信号処理部とを上記１チップ内に内蔵する集積回路に
おいて、 上記所定基板電位を接地電位とし、 上記ディジタル信号処理部の接地電極と上記アナログ信
号処理部の接地電極とを、上記チップの上記所定基板と
接する底面とは反対側の表面にそれぞれ独立に設け、こ
の両信号処理部の接地電極をそれぞれ独立に接地すると
共に、 上記表面の上記両信号処理部の境界部に所定幅の電極を
設け、この所定幅の電極を上記各信号処理部の上記接地
電極とは別に接地し、 上記所定幅の電極と上記所定基板とを上記チップ内部に
おいて接続し、この接続部により上記両信号処理部を分
離して構成したことを特徴とする集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989019129U JPH0810209Y2 (ja) | 1989-02-21 | 1989-02-21 | 集積回路 |
| KR1019900000311A KR0150206B1 (ko) | 1989-02-21 | 1990-01-12 | 디지탈/아날로그 변환기 |
| GB9003510A GB2228381B (en) | 1989-02-21 | 1990-02-15 | Digital-to-analog converters |
| US07/482,085 US5023615A (en) | 1989-02-21 | 1990-02-20 | Large scale integrated circuit for converting pulse code modulated data to an analog signal |
| DE4005489A DE4005489C2 (de) | 1989-02-21 | 1990-02-21 | Schaltungsanordnung für einen Digital/Analog-Wandler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989019129U JPH0810209Y2 (ja) | 1989-02-21 | 1989-02-21 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02110352U JPH02110352U (ja) | 1990-09-04 |
| JPH0810209Y2 true JPH0810209Y2 (ja) | 1996-03-27 |
Family
ID=11990855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989019129U Expired - Lifetime JPH0810209Y2 (ja) | 1989-02-21 | 1989-02-21 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810209Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6219909B1 (en) | 1990-11-28 | 2001-04-24 | Hitachi, Ltd. | Method of mounting disk drive apparatus |
| JP3017809B2 (ja) * | 1991-01-09 | 2000-03-13 | 株式会社東芝 | アナログ・デジタル混載半導体集積回路装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56167361A (en) * | 1980-05-26 | 1981-12-23 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPS5870565A (ja) * | 1981-10-23 | 1983-04-27 | Hitachi Ltd | 集積回路の電源供給回路 |
| JPS5984542A (ja) * | 1982-11-08 | 1984-05-16 | Nec Corp | 高周波半導体集積回路 |
| JPS59193046A (ja) * | 1983-04-15 | 1984-11-01 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-02-21 JP JP1989019129U patent/JPH0810209Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02110352U (ja) | 1990-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |