JPH04117526A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPH04117526A JPH04117526A JP23736690A JP23736690A JPH04117526A JP H04117526 A JPH04117526 A JP H04117526A JP 23736690 A JP23736690 A JP 23736690A JP 23736690 A JP23736690 A JP 23736690A JP H04117526 A JPH04117526 A JP H04117526A
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- 230000004044 response Effects 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 abstract description 5
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000010365 information processing Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプログラム制御装置に関し、特にマイ
クロプログラムの条件分岐方式を伴うマイクロプログラ
ム制御装置に関する。
クロプログラムの条件分岐方式を伴うマイクロプログラ
ム制御装置に関する。
次に従来のマイクロプログラム制御装置（以下μＰ制御
装置°′という）について説明する。
装置°′という）について説明する。
複数のμＰ語を同時に読み出し分岐条件に従ってこのう
ちの一つを選択し、実行することによってマイクロプロ
グラムの条件分岐を行う従来の技術によるμＰ制御装置
の構成の一例を示すブロック図を第３図に示す。
ちの一つを選択し、実行することによってマイクロプロ
グラムの条件分岐を行う従来の技術によるμＰ制御装置
の構成の一例を示すブロック図を第３図に示す。
第３図のμＰ制御装置は２方向の条件分岐を行う、この
ために制御記憶２は一度に２語のμＰ語を同時に読み出
させるように構成されている。アドレスレジスタ１の出
力に、最下位の１ビツトを除いたものが制御記憶部２に
与えられる。従って制御記憶部２からは、偶数アドレス
のμＰ語と奇数アドレスのμＰ語が同時に読み出される
。制御記憶部２から読み出されたこの２語のμＰ語は選
択回路４に入力される。選択回路４は、分岐条件判定回
路３の指示によって前記２語のうちから１語を選択して
次に実行するμＰ語として読出しレジスタ５に供給する
と共に、このμＰ語内の次に実行するμＰ語のアドレス
をアドレスレジスタ１に供給する。
ために制御記憶２は一度に２語のμＰ語を同時に読み出
させるように構成されている。アドレスレジスタ１の出
力に、最下位の１ビツトを除いたものが制御記憶部２に
与えられる。従って制御記憶部２からは、偶数アドレス
のμＰ語と奇数アドレスのμＰ語が同時に読み出される
。制御記憶部２から読み出されたこの２語のμＰ語は選
択回路４に入力される。選択回路４は、分岐条件判定回
路３の指示によって前記２語のうちから１語を選択して
次に実行するμＰ語として読出しレジスタ５に供給する
と共に、このμＰ語内の次に実行するμＰ語のアドレス
をアドレスレジスタ１に供給する。
読み出しレジスタ５に読み出されなμＰ！！は第４図に
示すように、μＰの実行順序制御を行う工ＳＱフィール
ドと、演算回路等の被制御装置を制御するＣＴＬフィー
ルドと、次に実行するμＰ語のアドレスを指示するＮＡ
フィールドとからなる。
示すように、μＰの実行順序制御を行う工ＳＱフィール
ドと、演算回路等の被制御装置を制御するＣＴＬフィー
ルドと、次に実行するμＰ語のアドレスを指示するＮＡ
フィールドとからなる。
ＮＡフィールドの値は前述のようにμＰ語が読み出しレ
ジスタに読み出されると同時に、アドレスレジスタ１に
セットされ、次のμＰ語の読み出しにそなえる。
ジスタに読み出されると同時に、アドレスレジスタ１に
セットされ、次のμＰ語の読み出しにそなえる。
ＣＴＬフィールドは、第３図の演算回路８の各部、例え
ばレジスタＡＲ、ＢＲ−ＤＲ−ＣＡＲＲＹ（キャリー）
および加算回路等を制御する。
ばレジスタＡＲ、ＢＲ−ＤＲ−ＣＡＲＲＹ（キャリー）
および加算回路等を制御する。
ここに、ＡＲ−ＢＲは加算回路の入力レジスタ、ＤＲは
加算回路による加算結果を格納するレジスタ、ＣＡＲＲ
Ｙは加算回路の桁あぶれを格納するレジスタである。
加算回路による加算結果を格納するレジスタ、ＣＡＲＲ
Ｙは加算回路の桁あぶれを格納するレジスタである。
ＩＳＱフィールドは、本μＰ制御装置の各部を制御する
が、おもに分岐条件判定回路３を制御することによって
μＰの実行順序制御を行う、この動作を第５図（ｂ）を
用いて説明する。但し、第３図の中に破線で示す中継レ
ジスタ１０はない場合とする。第５図（ｂ）はマイクロ
プログラムの実行フローを示すフローチャートであり、
１つの枠が１つのμＰ語を表わしている。その各部の左
上にそのμＰ語のアドレスを示す、各μＰ語は矢印に従
って上から下に向かって実行されていく。
が、おもに分岐条件判定回路３を制御することによって
μＰの実行順序制御を行う、この動作を第５図（ｂ）を
用いて説明する。但し、第３図の中に破線で示す中継レ
ジスタ１０はない場合とする。第５図（ｂ）はマイクロ
プログラムの実行フローを示すフローチャートであり、
１つの枠が１つのμＰ語を表わしている。その各部の左
上にそのμＰ語のアドレスを示す、各μＰ語は矢印に従
って上から下に向かって実行されていく。
各部の上下に分割した上段にはＩＳＱフィールドとＮＡ
フィールドとの内容を下段にはＣＴＬフィールドの内容
を示す０例えば、アドレスＡのμＰ語の上段の°’Ｂｒ
ａｎｃｈ ｔｏ Ｂ ”は無条件分岐を示し、次に実行
するμＰ語をアドレスＢのμＰ語にすることを示す、こ
のために、分岐条件判定回路３には、制御回路２から同
時に読み出された２つのμＰ語のうちアドレスがＢのμ
Ｐ語が選択されるように、選択回路４に指示する。下段
の“’ＤＲ←ＡＲ＋ＢＲ″と“ＣＡ ＲＲＹ −Ｃ”と
は演算回路８を制御して、レジスタＡＲとＢＨの内容を
加算して結果をレジスタＤＲに入れ、そのときの桁あぶ
れをレジスタＣＡＲＲＹに入れることを示す、アドレス
ＢのμＰ語の上段の” ＣｏｎｄｉｔｉｏｎａｌＢｒａ
ｎｃｈ ｔｏ Ｃ”とＴｅ５ｔ ＣＡＲＲＹ″は条件分
岐を示し、アドレスＣの最下位ビットをＣＡＲＲＹの出
力で置換したアドレスのμＰ語を次に実行するμＰ語と
することを示す。このために分岐条件判定回路３は、レ
ジスタＣＡＲＲＹの値によって制御回路２から同時に読
み出されたアドレスＣのμＰ語とアドレスＣ＋１のμＰ
語とから１つを選択するように選択回路４に指示する。
フィールドとの内容を下段にはＣＴＬフィールドの内容
を示す０例えば、アドレスＡのμＰ語の上段の°’Ｂｒ
ａｎｃｈ ｔｏ Ｂ ”は無条件分岐を示し、次に実行
するμＰ語をアドレスＢのμＰ語にすることを示す、こ
のために、分岐条件判定回路３には、制御回路２から同
時に読み出された２つのμＰ語のうちアドレスがＢのμ
Ｐ語が選択されるように、選択回路４に指示する。下段
の“’ＤＲ←ＡＲ＋ＢＲ″と“ＣＡ ＲＲＹ −Ｃ”と
は演算回路８を制御して、レジスタＡＲとＢＨの内容を
加算して結果をレジスタＤＲに入れ、そのときの桁あぶ
れをレジスタＣＡＲＲＹに入れることを示す、アドレス
ＢのμＰ語の上段の” ＣｏｎｄｉｔｉｏｎａｌＢｒａ
ｎｃｈ ｔｏ Ｃ”とＴｅ５ｔ ＣＡＲＲＹ″は条件分
岐を示し、アドレスＣの最下位ビットをＣＡＲＲＹの出
力で置換したアドレスのμＰ語を次に実行するμＰ語と
することを示す。このために分岐条件判定回路３は、レ
ジスタＣＡＲＲＹの値によって制御回路２から同時に読
み出されたアドレスＣのμＰ語とアドレスＣ＋１のμＰ
語とから１つを選択するように選択回路４に指示する。
すなわち、レジスタＣＡＲＲＹの値が０のときにはアド
レスＣのμＰ語を、レジスタＣＡＲＲＹの値が１のとき
にはアドレスＣ＋１のμＰ語を選択するように制御する
。レジスタＣＡＲＲＹのように条件分岐を行うときに参
照されるレジスタにはこの外にも多数ある。”Ｔｅ５ｔ
ＸＸＸ （”例えばレジスタＣＡＲＲＹの試験”〉は
この参照すべきレジスタの選択を指示し、ＩＳＱフィー
ルド内で指示される。
レスＣのμＰ語を、レジスタＣＡＲＲＹの値が１のとき
にはアドレスＣ＋１のμＰ語を選択するように制御する
。レジスタＣＡＲＲＹのように条件分岐を行うときに参
照されるレジスタにはこの外にも多数ある。”Ｔｅ５ｔ
ＸＸＸ （”例えばレジスタＣＡＲＲＹの試験”〉は
この参照すべきレジスタの選択を指示し、ＩＳＱフィー
ルド内で指示される。
上述した従来のμＰ制御装置は、次のような欠点を有し
ている。
ている。
近年の情報処理装置のマシンサイクルは非常に高速にな
ってきている。このような情報処理装置において、第３
図のようなμＰ制御装置を使用しようとすると制御装置
の容量も大きくなってきていることとあいまってレジス
タＣＡＲＲＹのようにμＰの条件分岐のときに参照する
レジスタの出力から分岐条件判定回路を経て、複数のμ
Ｐ語の中から１つを選択してこれを読出し、レジスタに
読み出すまでのデイレ−タイムが１マシンサイクル内に
おさまらない事態が生じる。
ってきている。このような情報処理装置において、第３
図のようなμＰ制御装置を使用しようとすると制御装置
の容量も大きくなってきていることとあいまってレジス
タＣＡＲＲＹのようにμＰの条件分岐のときに参照する
レジスタの出力から分岐条件判定回路を経て、複数のμ
Ｐ語の中から１つを選択してこれを読出し、レジスタに
読み出すまでのデイレ−タイムが１マシンサイクル内に
おさまらない事態が生じる。
そのなめに第３図の破線に示すような中継のレジスタ６
が必要になる。すると、条件分岐で参照する情報の確定
が１マシンサイクル遅れるために、第５図（Ｃ）に示す
ように条件レジスタを設定するコマンド（°“アドレス
ＡのＣＡＲＲＹ→Ｃ′°）を発行したあと、条件分岐指
示（アドレスＣのＣｏｎｄｉｔｉｏｎａｌ Ｂｒａｎｃ
ｈ ｔｏ Ｄ″とＴｅ５ｔ ＣＡＲＲＹ” ）を発行す
るのを１ステップ遅らさなければならない。そのために
、全体の処理速度が遅くなるという欠点があった。
が必要になる。すると、条件分岐で参照する情報の確定
が１マシンサイクル遅れるために、第５図（Ｃ）に示す
ように条件レジスタを設定するコマンド（°“アドレス
ＡのＣＡＲＲＹ→Ｃ′°）を発行したあと、条件分岐指
示（アドレスＣのＣｏｎｄｉｔｉｏｎａｌ Ｂｒａｎｃ
ｈ ｔｏ Ｄ″とＴｅ５ｔ ＣＡＲＲＹ” ）を発行す
るのを１ステップ遅らさなければならない。そのために
、全体の処理速度が遅くなるという欠点があった。
本発明のマイクロプログラム（μＰ）制御装置は、
複数のμＰ語を同時に読み出せるように構成された制御
記憶部と、該制御記憶部から読み出された複数のμＰ語
を保持する複数のバッファレジスタと、前記制御記憶部
から読み出された複数のμＰ語のうち実行すべきμＰ語
を保持する読み出しレジスタと、条件分岐の場合に前記
制御記憶部から読みされた複数のμＰ Ｘｉのうち、ど
れを実行するかを決定する分岐条件判定回路とを有し、
前記読み出しレジスタに読み出された現μＰ語が無条件
分岐を指示している場合には、前記制御記憶部から読み
出された複数のμＰ語の中からアドレスレジスタで指定
されるμＰ語を次に実行するμＰ語として前記読み出し
レジスタから読み出しを実行し、現μＰ語が条件分岐を
指示している場合には前記複数のμＰ語の中からアドレ
スレジスタで指定されるμＰ語を分岐先として予測した
μＰ語として前記読み出しレジスタに読み出し、前記分
岐条件判定回路によって前記予測が正しいと判定される
場合にはそのままこの予測されたμＰ語を実行し、一方
予測が誤っていると判定される場合にはこの予測された
μＰ語を前記バッファレジスタに保持される複数のμＰ
語の中の１つを実行すると共に、更にその次に実行する
μＰ語として前記バッファレジスタに保持される複数の
μＰ語の中から分岐条件に応答して分岐判定回路によっ
て指定されるμＰ語を読み出しレジスタに読み出し実行
して構成される。
記憶部と、該制御記憶部から読み出された複数のμＰ語
を保持する複数のバッファレジスタと、前記制御記憶部
から読み出された複数のμＰ語のうち実行すべきμＰ語
を保持する読み出しレジスタと、条件分岐の場合に前記
制御記憶部から読みされた複数のμＰ Ｘｉのうち、ど
れを実行するかを決定する分岐条件判定回路とを有し、
前記読み出しレジスタに読み出された現μＰ語が無条件
分岐を指示している場合には、前記制御記憶部から読み
出された複数のμＰ語の中からアドレスレジスタで指定
されるμＰ語を次に実行するμＰ語として前記読み出し
レジスタから読み出しを実行し、現μＰ語が条件分岐を
指示している場合には前記複数のμＰ語の中からアドレ
スレジスタで指定されるμＰ語を分岐先として予測した
μＰ語として前記読み出しレジスタに読み出し、前記分
岐条件判定回路によって前記予測が正しいと判定される
場合にはそのままこの予測されたμＰ語を実行し、一方
予測が誤っていると判定される場合にはこの予測された
μＰ語を前記バッファレジスタに保持される複数のμＰ
語の中の１つを実行すると共に、更にその次に実行する
μＰ語として前記バッファレジスタに保持される複数の
μＰ語の中から分岐条件に応答して分岐判定回路によっ
て指定されるμＰ語を読み出しレジスタに読み出し実行
して構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る。
る。
第３図で破線で示したレジスタＣＡＲＲＹの中継レジス
タ６は第１図では読出しレジスタ５に対応して設けられ
ている。中継レジスタが必要な理由は、μＰ制御装置と
被制御装置である演算回路との間の距離が離れているた
めに、デイレ−タイムが１マシンサイクル内に収まらな
いからであり、第１図のように中継レジスタを読出しレ
ジスタ側に設けても第５図（ｂ）に示すフローチャート
は変わらないので、以後の説明は第１図のμＰ制御装置
を用いて、第３図と異なる部分のみを説明する。
タ６は第１図では読出しレジスタ５に対応して設けられ
ている。中継レジスタが必要な理由は、μＰ制御装置と
被制御装置である演算回路との間の距離が離れているた
めに、デイレ−タイムが１マシンサイクル内に収まらな
いからであり、第１図のように中継レジスタを読出しレ
ジスタ側に設けても第５図（ｂ）に示すフローチャート
は変わらないので、以後の説明は第１図のμＰ制御装置
を用いて、第３図と異なる部分のみを説明する。
第１図において、バッファレジスタ７１〜７４は制御記
憶部２から同時に読み出された４語のμＰ語をそれぞれ
格納する。バッファレジスタ７１には４の倍数のアドレ
スのμＰ語が、バッファレジスタ７２には４の倍数＋１
のアドレスのμＰ語が、バッファレジスタ７３には４の
倍数＋２のアドレスのμＰ語が、バッファレジスタ７４
には４の倍数＋３のアドレスのμＰ語が格納される。
憶部２から同時に読み出された４語のμＰ語をそれぞれ
格納する。バッファレジスタ７１には４の倍数のアドレ
スのμＰ語が、バッファレジスタ７２には４の倍数＋１
のアドレスのμＰ語が、バッファレジスタ７３には４の
倍数＋２のアドレスのμＰ語が、バッファレジスタ７４
には４の倍数＋３のアドレスのμＰ語が格納される。
読出しレジスタ５に読み出されている現μＰ語が無条件
分岐を指示しているときには、第３図で説明したように
現μＰ話内のＮＡフィールドで指定されるアドレスのμ
Ｐ語を、次に実行するμＰ語として次のサイクルで選択
回路４１を経由して読出しレジスタ５に読み出し、選択
口Ｆｌ＠４２と中継レジスタ６とを経て演算回路８でこ
れを実行する。
分岐を指示しているときには、第３図で説明したように
現μＰ話内のＮＡフィールドで指定されるアドレスのμ
Ｐ語を、次に実行するμＰ語として次のサイクルで選択
回路４１を経由して読出しレジスタ５に読み出し、選択
口Ｆｌ＠４２と中継レジスタ６とを経て演算回路８でこ
れを実行する。
現μＰ語がレジスタＣＡＲＲＹを参照する条件分岐を指
示しているときには、先ず上述の無条件分岐と同じよう
に現μＰ語内のＮＡフィールドで指定するアドレスのμ
Ｐ語を次に実行するμｐ ＢＢと見なして読出しレジス
タ５に読み出す。そしてこのμＰ語が読出しレジスタ５
から中継レジスタ６に送られるときにこのμＰ語がレジ
スタＣＡＲＲＹの値に対応した正しい分岐先かどうかを
分り条件判定回路３によって判定する。
示しているときには、先ず上述の無条件分岐と同じよう
に現μＰ語内のＮＡフィールドで指定するアドレスのμ
Ｐ語を次に実行するμｐ ＢＢと見なして読出しレジス
タ５に読み出す。そしてこのμＰ語が読出しレジスタ５
から中継レジスタ６に送られるときにこのμＰ語がレジ
スタＣＡＲＲＹの値に対応した正しい分岐先かどうかを
分り条件判定回路３によって判定する。
分岐条件判定回路３はアドレスレジスタの最下位ビット
の１サイクル遅れの信号と選択された勿岐条件（この場
合レジスタＣＡＲＲＹの値）とを比較することによって
、この正誤を判定する。この比較が一致していれば正”
′であり不一致ならば誤”である。“正”の場合は以後
、前述の素条件分岐の場合と同じように動作する。
の１サイクル遅れの信号と選択された勿岐条件（この場
合レジスタＣＡＲＲＹの値）とを比較することによって
、この正誤を判定する。この比較が一致していれば正”
′であり不一致ならば誤”である。“正”の場合は以後
、前述の素条件分岐の場合と同じように動作する。
その動作を示したものが、第２図（ａ＞のタイムチャー
トであり、これは第５図（ａ）のフローチャートのアド
レスＢのμＰ語の条件分岐の予測が成功したケースであ
る。同タイムチャートにおいて、アドレスＡ、Ｂ、Ｃ・
・・のμＰ語はアドレスレジスタト読出しレジスタ５・
中継レジスタ６の順に転送され実行される。中継レジス
タ６内のアドレスＡのμＰ語が実行されるとき、加算回
路の桁あぶれがないので次のサイクルでＣＡＲＲＹに“
０″がセットされる。次に中継レジスタ６内のアドレス
ＢのμＰ語が実行されるとき、アドレスレジスタ１の最
下位ビットの１サイクル遅れの信号（この場合アドレス
Ｃの最下位ビットでありその値はＯ°°）とＣＡＲＲＹ
との値とを比較し、一致しているときは条件分岐は“正
“と判断し次のサイクルで読出しレジスタ５に読出され
ているアドレスＣのμＰ語を中継レジスタ６にセットす
るとともに、読出しレジスタにはアドレスＥのμＰ語を
読み出す。このようにして第５図（ａ）のフローチャー
ト（予測が成功するケース）で示す順序で中継レジスタ
にμＰ語が供給されこれが実行される。
トであり、これは第５図（ａ）のフローチャートのアド
レスＢのμＰ語の条件分岐の予測が成功したケースであ
る。同タイムチャートにおいて、アドレスＡ、Ｂ、Ｃ・
・・のμＰ語はアドレスレジスタト読出しレジスタ５・
中継レジスタ６の順に転送され実行される。中継レジス
タ６内のアドレスＡのμＰ語が実行されるとき、加算回
路の桁あぶれがないので次のサイクルでＣＡＲＲＹに“
０″がセットされる。次に中継レジスタ６内のアドレス
ＢのμＰ語が実行されるとき、アドレスレジスタ１の最
下位ビットの１サイクル遅れの信号（この場合アドレス
Ｃの最下位ビットでありその値はＯ°°）とＣＡＲＲＹ
との値とを比較し、一致しているときは条件分岐は“正
“と判断し次のサイクルで読出しレジスタ５に読出され
ているアドレスＣのμＰ語を中継レジスタ６にセットす
るとともに、読出しレジスタにはアドレスＥのμＰ語を
読み出す。このようにして第５図（ａ）のフローチャー
ト（予測が成功するケース）で示す順序で中継レジスタ
にμＰ語が供給されこれが実行される。
一方、分岐条件判定回路３によって分岐がパ誤゛と判定
された場合は読み出しレジスタ５内の誤ったμＰ語が選
択回路４２によってバッファレジスタ７３に保持されて
いるμＰ語にさし換えられて中継レジスタ６に転送され
ると同時にバッファレジスタ７１あるいは７２に保持す
る予測された分岐先とは反対側のμＰ語を選択回路４１
によって読み出しレジスタ５に読み出す６例えば予測し
た分岐先が偶数アドレスのときくアドレスレジスタの最
下位ビットが“Ｏ”のとき）にはバッファレジスタ７２
内のμＰ語が予測反対側のμＰ語であり、予測分岐先が
奇数のとき（アドレスレジスタの最下位ビットが１″の
とき）にはバッファレジスタ７１内のμＰ語が予測反対
側のμＰ語である。本実施例においては、条件分岐の分
岐先（予測光）アドレスは４の倍数が４の倍数＋１であ
り、４の倍数＋２のアドレスのμＰｈ１（バッファレジ
スタ７３内のμＰ話）は上述したように予測が誤ったと
きに誤ったμＰ語とさし換えられるべきμＰ語として準
備されている。第１図の制御記憶部２が第３図のそれに
対して同時に読み出されるμＰ語の数が多いのはこのた
めである。
された場合は読み出しレジスタ５内の誤ったμＰ語が選
択回路４２によってバッファレジスタ７３に保持されて
いるμＰ語にさし換えられて中継レジスタ６に転送され
ると同時にバッファレジスタ７１あるいは７２に保持す
る予測された分岐先とは反対側のμＰ語を選択回路４１
によって読み出しレジスタ５に読み出す６例えば予測し
た分岐先が偶数アドレスのときくアドレスレジスタの最
下位ビットが“Ｏ”のとき）にはバッファレジスタ７２
内のμＰ語が予測反対側のμＰ語であり、予測分岐先が
奇数のとき（アドレスレジスタの最下位ビットが１″の
とき）にはバッファレジスタ７１内のμＰ語が予測反対
側のμＰ語である。本実施例においては、条件分岐の分
岐先（予測光）アドレスは４の倍数が４の倍数＋１であ
り、４の倍数＋２のアドレスのμＰｈ１（バッファレジ
スタ７３内のμＰ話）は上述したように予測が誤ったと
きに誤ったμＰ語とさし換えられるべきμＰ語として準
備されている。第１図の制御記憶部２が第３図のそれに
対して同時に読み出されるμＰ語の数が多いのはこのた
めである。
上記の動作を示したものが、第２図（ｂ）のタイムチャ
ートであり、これは第５図（ａ）のフローチャートのア
ドレスＢのμＰ語の条件分岐の予測が失敗したケースで
ある。同タイムチャートにおいて、ＣＡＲＲＹに°“１
”がセットされることを除いてアドレスＢのμＰ語が中
継レジスタにセットされるまでは第２図（ａ＞と同じで
ある。この場合、ＣＡＲＲＹが“１”のためにアドレス
ＢのμＰ語の条件分岐が“′誤”と判定される。すると
次のサイクルでバッファレジスタ７２内のμＰ語（Ｃ＋
１）が読出しレジスタ５にセットされるとともに、バッ
ファレジスタ７３内のμＰ語（Ｃ＋２）が中継レジスタ
６にセットされる。更に次のサイクルでは中継レジスタ
６内のμＰ語（Ｃ＋２）が実行されるとともに、先に読
出しレジスタ５にセットしたμＰＩ（Ｃ＋１）が中継レ
ジスタ６にセットされる。このようにして第５図（ａ）
のフローチャート（予測が失敗するケース）で示す順序
で中継レジスタ６にμＰ語が供給され、これが実行され
る。
ートであり、これは第５図（ａ）のフローチャートのア
ドレスＢのμＰ語の条件分岐の予測が失敗したケースで
ある。同タイムチャートにおいて、ＣＡＲＲＹに°“１
”がセットされることを除いてアドレスＢのμＰ語が中
継レジスタにセットされるまでは第２図（ａ＞と同じで
ある。この場合、ＣＡＲＲＹが“１”のためにアドレス
ＢのμＰ語の条件分岐が“′誤”と判定される。すると
次のサイクルでバッファレジスタ７２内のμＰ語（Ｃ＋
１）が読出しレジスタ５にセットされるとともに、バッ
ファレジスタ７３内のμＰ語（Ｃ＋２）が中継レジスタ
６にセットされる。更に次のサイクルでは中継レジスタ
６内のμＰ語（Ｃ＋２）が実行されるとともに、先に読
出しレジスタ５にセットしたμＰＩ（Ｃ＋１）が中継レ
ジスタ６にセットされる。このようにして第５図（ａ）
のフローチャート（予測が失敗するケース）で示す順序
で中継レジスタ６にμＰ語が供給され、これが実行され
る。
以下説明するように、第５図（ａ）においてアドレスＣ
はアドレスＢのμＰ語によって発行される条件分岐命令
の予測先アドレスであり、分岐条件のレジスタＣＡＲＲ
Ｙの値が′″０°′の場合には予測成功として実行され
るアドレスである。アドレスＣ＋２とＣ＋１とはレジス
タＣＡＲＲＹの値が１”であることによって予測が失敗
したとき実行されるアドレスである。
はアドレスＢのμＰ語によって発行される条件分岐命令
の予測先アドレスであり、分岐条件のレジスタＣＡＲＲ
Ｙの値が′″０°′の場合には予測成功として実行され
るアドレスである。アドレスＣ＋２とＣ＋１とはレジス
タＣＡＲＲＹの値が１”であることによって予測が失敗
したとき実行されるアドレスである。
第５図（ａ）と（ｃ）を較べると明らかなように分岐条
件（ＣＡＲＲＹ）をセットしてからこれを参照して分岐
するまでに要する時間は第５図＜ａ）の方が少ない。
件（ＣＡＲＲＹ）をセットしてからこれを参照して分岐
するまでに要する時間は第５図＜ａ）の方が少ない。
以上説明したように本発明は、マイクロプログラムにお
ける条件分岐に予測方式をとり入れることにより、第５
図（ｃ）のように条件分岐の全ての分岐方向に対して条
件分岐の性能（分岐条件をセットしてからこれを参照し
て分岐するまでの時間）を落すことなく、トータルの処
理性能に影響の少ない方向の分岐性能のみを落すことに
より全体の処理速度の低下の少ないμＰ制御装置を提供
できるという効果がある。
ける条件分岐に予測方式をとり入れることにより、第５
図（ｃ）のように条件分岐の全ての分岐方向に対して条
件分岐の性能（分岐条件をセットしてからこれを参照し
て分岐するまでの時間）を落すことなく、トータルの処
理性能に影響の少ない方向の分岐性能のみを落すことに
より全体の処理速度の低下の少ないμＰ制御装置を提供
できるという効果がある。
行う場合のタイムチャート、第３図は従来技術によるμ
Ｐ制御装置の構成の一例を示すブロック図、第４図は第
１図および第３図のμＰ制御装置のμＰ語のフォーマッ
ト、第５図（ａ）は本実施例のμＰ制御装置のマイクロ
プログラムのフローチャートの一例、第５図（ｂ）およ
び（ｃ）は第３図のμＰ制御装置のマイクロプログラム
のフローチャートの一例である。 １・・・アドレスレジスタ、２・・・制御記憶部、３・
・・分岐条件判定回路、４・４１・４２・・・選択回路
、５・・・読出しレジスタ、６・・・中継レジスタ、７
・７１〜７４・・・バッファレジスタ、８・・・演算回
路。
Ｐ制御装置の構成の一例を示すブロック図、第４図は第
１図および第３図のμＰ制御装置のμＰ語のフォーマッ
ト、第５図（ａ）は本実施例のμＰ制御装置のマイクロ
プログラムのフローチャートの一例、第５図（ｂ）およ
び（ｃ）は第３図のμＰ制御装置のマイクロプログラム
のフローチャートの一例である。 １・・・アドレスレジスタ、２・・・制御記憶部、３・
・・分岐条件判定回路、４・４１・４２・・・選択回路
、５・・・読出しレジスタ、６・・・中継レジスタ、７
・７１〜７４・・・バッファレジスタ、８・・・演算回
路。
Claims (1)
- 複数のマイクロプログラム語（以下“μＰ語”という）
を同時に読み出せるように構成された制御記憶部と、該
制御記憶部から読み出された複数のμＰ語を保持する複
数のバッファレジスタと、前記制御記憶部から読み出さ
れた複数のμＰ語のうち実行すべきμＰ語を保持する読
み出しレジスタと、条件分岐の場合に前記制御記憶部か
ら読みされた複数のμＰ語のうち、どれを実行するかを
決定する分岐条件判定回路とを有し、前記読み出しレジ
スタに読み出された現μＰ語が無条件分岐を指示してい
る場合には、前記制御記憶部から読み出された複数のμ
Ｐ語の中からアドレスレジスタで指定されるμＰ語を次
に実行するμＰ語として前記読み出しレジスタから読み
出しを実行し、現μＰ語が条件分岐を指示している場合
には前記複数のμＰ語の中からアドレスレジスタで指定
されるμＰ語を分岐先として予測したμＰ語として前記
読み出しレジスタに読み出し、前記分岐条件判定回路に
よって前記予測が正しいと判定される場合にはそのまま
この予測されたμＰ語を実行し、一方予測が誤っている
と判定される場合にはこの予測されたμＰ語を前記バッ
ファレジスタに保持される複数のμＰ語の中の１つを実
行すると共に、更にその次に実行するμＰ語として前記
バッファレジスタに保持される複数のμＰ語の中から分
岐条件に応答して分岐判定回路によって指定されるμＰ
語を読み出しレジスタに読み出し実行して成ることを特
徴とするマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23736690A JPH04117526A (ja) | 1990-09-07 | 1990-09-07 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23736690A JPH04117526A (ja) | 1990-09-07 | 1990-09-07 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04117526A true JPH04117526A (ja) | 1992-04-17 |
Family
ID=17014326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23736690A Pending JPH04117526A (ja) | 1990-09-07 | 1990-09-07 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04117526A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5092652A (ja) * | 1973-12-14 | 1975-07-24 | ||
| JPS5173848A (ja) * | 1974-12-23 | 1976-06-26 | Fujitsu Ltd | |
| JPS54127648A (en) * | 1978-03-28 | 1979-10-03 | Mitsubishi Electric Corp | Reading system for fixed memory unit |
| JPS5769457A (en) * | 1980-10-17 | 1982-04-28 | Nec Corp | Microprogram controller |
| JPS6388640A (ja) * | 1986-10-01 | 1988-04-19 | Nec Corp | マイクロ命令制御装置 |
-
1990
- 1990-09-07 JP JP23736690A patent/JPH04117526A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5092652A (ja) * | 1973-12-14 | 1975-07-24 | ||
| JPS5173848A (ja) * | 1974-12-23 | 1976-06-26 | Fujitsu Ltd | |
| JPS54127648A (en) * | 1978-03-28 | 1979-10-03 | Mitsubishi Electric Corp | Reading system for fixed memory unit |
| JPS5769457A (en) * | 1980-10-17 | 1982-04-28 | Nec Corp | Microprogram controller |
| JPS6388640A (ja) * | 1986-10-01 | 1988-04-19 | Nec Corp | マイクロ命令制御装置 |
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