JPH04120230U - 半導体装置 - Google Patents

半導体装置

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JPH04120230U
JPH04120230U JP1991022733U JP2273391U JPH04120230U JP H04120230 U JPH04120230 U JP H04120230U JP 1991022733 U JP1991022733 U JP 1991022733U JP 2273391 U JP2273391 U JP 2273391U JP H04120230 U JPH04120230 U JP H04120230U
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JP
Japan
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pad
epitaxial layer
formation region
layer
pad formation
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Pending
Application number
JP1991022733U
Other languages
English (en)
Inventor
政巳 岸本
Original Assignee
日本電気アイシーマイコンシステム株式会社
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Filing date
Publication date
Application filed by 日本電気アイシーマイコンシステム株式会社 filed Critical 日本電気アイシーマイコンシステム株式会社
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view

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  • Wire Bonding (AREA)

Abstract

(57)【要約】 【構成】Ｐ型シリコン基板１上に設けたＮ型エピタキシ
ャル層にＰ型素子分離層３を設けてＮ型エピタキシャル
層を絶縁分離し、所要のパッド形成領域２ａとパット形
成領域２ａの近傍に予備のパッド形成領域２ｂ，２ｃを
形成する。パッド形成領域２ａ上に酸化シリコン膜４を
介して形成したボンディングパット５は配線層のパター
ニングの変更のみでパッド形成領域２ｂ，２ｃのいずれ
かに変更できる。 【効果】拡散工程のマスクパターンの変更を伴わずに配
線層の変更のみでボンディングパッドの位置を変更でき
る。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は半導体装置に関し、特に複数のボンディングパッドを有する半導体装 置に関する。
【０００２】
【従来の技術】
図３（ａ），（ｂ）は従来の半導体装置の一例を示す半導体チップの平面図及 びＢ−Ｂ′線断面図である。
【０００３】 図３（ａ），（ｂ）に示すように、高周波端子を有する半導体装置では浮遊容 量の低減を図るため、Ｐ型シリコン基板１の上に設けたＮ型エピタキシャル層に Ｐ型拡散層による素子分離層３を設けて内部回路形成領域２及びパッド形成領域 ２ａを区画し、パット形成領域２ａ上に酸化シリコン膜４を介して高周波信号が 入力されるボンディングパッド５を設け、ボンディングパッド５直下のパッド形 成領域が独立に分離された構造（以下パッドアイソレーション構造と記す）を形 成して接合容量の低減を図っていた。
【０００４】 また高信頼度の半導体装置においてもボンディングパッドとそのパッド直下の エピタキシャル領域が層間絶縁膜のクラックにより短絡しても内部回路に影響を 及ぼさないようにパッドアイソレーション構造を形成していた。
【０００５】
【考案が解決しようとする課題】
上述した従来の半導体装置は、ボンディングパッドの配置がリードフレームの ステッチ側座標と対応する位置関係により決定されるため既存のリードフレーム で対応がとれない半導体装置に対しては、拡散層のマスクパターン設計の変更や 、パッドアイソレーション構造を形成するためのフォトマスク等の再製作によっ て開発費用が増加するなどの問題点があった。
【０００６】
【課題を解決するための手段】
本考案の半導体装置は、一導電型半導体基板上に設けた逆導電型エピタキシャ ル層と、前記エピタキシャル層に設けて前記エピタキシャル層を絶縁分離しパッ ト形成領域を区画する素子分離層と、前記パット形成領域上に絶縁膜を介して設 けたボンディングパッドとを有する半導体装置において、前記ボンディングパッ ドの配列の近傍に設けた前記パット形成領域と同様に絶縁分離された予備のパッ ト形成領域を備えている。
【０００７】
【実施例】
図１（ａ），（ｂ）は本考案の一実施例を示す半導体チップの平面図及びＡ− Ａ′線断面図である。
【０００８】 図１（ａ），（ｂ）に示すように、Ｐ型シリコン基板１の上にＮ型エピタキシ ャル層を形成し、Ｎ型エピタキシャル層にＰ型不純物を選択的に導入してＰ型シ リコン基板１に達するＰ型拡散層による素子分離層３を設け、内部回路形成領域 ２及び所要のパット数よりも多い複数のパッド形成領域２ａ，２ｂ，２ｃの夫々 を区画する。ここで、パッド形成領域２ａ，２ｂ，２ｃは半導体チップの周縁部 に沿って、形成される。次に、内部回路と接続するリードフレームのステッチと の関係で適切なパッド形成領域２ａを選択し、酸化シリコン膜４の上に高周波信 号入力用のボンディングパッド５を設けてパッドアイソレーション構造を形成す る。
【０００９】 なお、素子分離層３はＰ型拡散層の代りに酸化シリコン膜を形成しても良い。
【００１０】 図２（ａ），（ｂ）は本考案の応用例を示すレイアウト図である。
【００１１】 図２（ａ）に示すように、リードフレームのステッチ３１とボンディング線３ ２で結線されたボンディングパッド１１，１２，１３は夫々分離されたパッド形 成領域２１，２２，２３の上に形成されてパッドアイソレーション構造を形成し 、パッド形成領域２３の隣りに余分に形成した予備のパット形成領域２４を設け ている。
【００１２】 次に、図２に示すように、リードフレームを変更してステッチ３１ａに変えた ときにもパット形成領域２１，２２，２３，２４を変更せずにパッド形成領域２ ２，２３，２４上にボンディングパッド１１，１２，１３を形成して対応するこ とが可能となる。
【００１３】
【考案の効果】
以上説明したように本考案は、パッドアイソレーション構造のボンディングパ ッドの近傍にパッドアイソレーション部と同じ形状にエピタキシャル層を区画し て分離したパッド形成領域を複数箇所設けることにより、基本チップに冗長性を もたせているため、リードフレームのステッチ座標に依存することなくマスクパ ターン設計を進めることができる。また、リードフレームの変更に対しても必要 最小限のマスクの再製作だけで対応できるという効果を有する。
【図面の簡単な説明】
【図１】本考案の一実施例を示す半導体チップの平面図
及びＡ−Ａ′線断面図。
【図２】本考案の応用例を示すレイアウト図。
【図３】従来の半導体装置の一例を示す半導体チップの
平面図及びＢ−Ｂ′線断面図。
【符号の説明】
１ Ｐ型シリコン基板 ２ 内部回路形成領域 ２ａ，２ｂ，２ｃ パッド形成領域 ３ Ｐ型素子分離層 ４ 酸化シリコン膜 ５，１１，１２，１３ ボンディングパッド ２１，２２，２３，２４ パット形成領域 ３１，３１ａ ステッチ ３２ ボンディング線

Claims (2)

    【実用新案登録請求の範囲】
  1. 【請求項１】 一導電型半導体基板上に設けた逆導電型
    エピタキシャル層と、前記エピタキシャル層に設けて前
    記エピタキシャル層を絶縁分離しパット形成領域を区画
    する素子分離層と、前記パット形成領域上に絶縁膜を介
    して設けたボンディングパッドとを有する半導体装置に
    おいて、前記ボンディングパッドの配列の近傍に設けた
    前記パット形成領域と同様に絶縁分離された予備のパッ
    ト形成領域を備えたことを特徴とする半導体装置。
  2. 【請求項２】 素子分離層が一導電型拡散層からなる請
    求項１記載の半導体装置。
JP1991022733U 1991-04-08 1991-04-08 半導体装置 Pending JPH04120230U (ja)

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JP1991022733U JPH04120230U (ja) 1991-04-08 1991-04-08 半導体装置

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JP1991022733U JPH04120230U (ja) 1991-04-08 1991-04-08 半導体装置

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JPH04120230U true JPH04120230U (ja) 1992-10-27

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ID=31908174

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JP1991022733U Pending JPH04120230U (ja) 1991-04-08 1991-04-08 半導体装置

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5596673A (en) * 1979-01-16 1980-07-23 Nec Corp Semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5596673A (en) * 1979-01-16 1980-07-23 Nec Corp Semiconductor device

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Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19970603