JPH0697687B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH0697687B2 JPH0697687B2 JP60074730A JP7473085A JPH0697687B2 JP H0697687 B2 JPH0697687 B2 JP H0697687B2 JP 60074730 A JP60074730 A JP 60074730A JP 7473085 A JP7473085 A JP 7473085A JP H0697687 B2 JPH0697687 B2 JP H0697687B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- conductor pattern
- semiconductor element
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔概要〕 この発明は、３次元半導体集積回路装置をマスタスライ
ス方式で製造するに際して、 下層となる半導体素子と同層に汎用性を有する導体パタ
ーンを設け、これをカスタム配線設計に従ってトリミン
グし、上層の半導体素子上に形成する配線に接続するこ
とにより、 その集積度を高め、かつ配線障害を抑制するようにする
ものである。
ス方式で製造するに際して、 下層となる半導体素子と同層に汎用性を有する導体パタ
ーンを設け、これをカスタム配線設計に従ってトリミン
グし、上層の半導体素子上に形成する配線に接続するこ
とにより、 その集積度を高め、かつ配線障害を抑制するようにする
ものである。
開発期間の短縮及び経済性の向上等の条件の下でシステ
ムの多様化に対処し、より高度の大規模半導体集積回路
装置（以下LSIと略称する）を実現するために、カスタ
ムLSIの製造方法としてマスタスライス（master slic
e）方式が広く行われている。マスタスライス方式は必
要な素子を形成した半導体ウエーハを予め準備し、これ
に顧客の要求に応じた配線接続を行ってLSIを完成する
方法であり、カスタムLSIの実現に大きい効果を与えて
いる。
ムの多様化に対処し、より高度の大規模半導体集積回路
装置（以下LSIと略称する）を実現するために、カスタ
ムLSIの製造方法としてマスタスライス（master slic
e）方式が広く行われている。マスタスライス方式は必
要な素子を形成した半導体ウエーハを予め準備し、これ
に顧客の要求に応じた配線接続を行ってLSIを完成する
方法であり、カスタムLSIの実現に大きい効果を与えて
いる。
他方、LSIの一層の高集積化、高速化等を目的として、
半導体素子を立体集積化する３次元構造が開発されてい
る。３次元構造についてもカスタムLSIの製造方法とし
てマスタスライス方式が要望されるが、積層された下層
の半導体素子等への配線接続が大きい問題である。
半導体素子を立体集積化する３次元構造が開発されてい
る。３次元構造についてもカスタムLSIの製造方法とし
てマスタスライス方式が要望されるが、積層された下層
の半導体素子等への配線接続が大きい問題である。
マスタスライス方式では、通常各チップ領域の中央部分
を例えば論理回路等の機能ブロックを構成するに必要な
単位セル（複数のトランジスタや抵抗等からなる基本回
路）をアレイ状に配置する領域、その周囲を入出力セル
等の周辺回路領域として、例えば電界効果トランジスタ
（FET）素子についてはゲート電極及びソース、ドレイ
ン領域まで形成した標準化半導体ウエーハを用いる。
を例えば論理回路等の機能ブロックを構成するに必要な
単位セル（複数のトランジスタや抵抗等からなる基本回
路）をアレイ状に配置する領域、その周囲を入出力セル
等の周辺回路領域として、例えば電界効果トランジスタ
（FET）素子についてはゲート電極及びソース、ドレイ
ン領域まで形成した標準化半導体ウエーハを用いる。
各ブロックの機能に応じて単位セル内の素子を接続する
配線パターンが設計され、LSIとして要求される機能に
対応して、機能ブロック及び周辺回路間を接続するチッ
プ全体の配線パターンが設計される。
配線パターンが設計され、LSIとして要求される機能に
対応して、機能ブロック及び周辺回路間を接続するチッ
プ全体の配線パターンが設計される。
従来のマスタスライス方式では、この配線パターンは通
常配線層数を２層とし配線層毎に主たる配線方向に決め
て、下方の第１層配線で機能ブロックの内部配線とアレ
イ間の配線領域上の配線とを平行に設定し、上方の第２
層配線は第１層配線と直交させ、この第２層配線は主と
して第１層配線に接続されている。
常配線層数を２層とし配線層毎に主たる配線方向に決め
て、下方の第１層配線で機能ブロックの内部配線とアレ
イ間の配線領域上の配線とを平行に設定し、上方の第２
層配線は第１層配線と直交させ、この第２層配線は主と
して第１層配線に接続されている。
この配線層数を抑制し、或いは配線の自由度を増すため
に、半導体素子と同一層を用いた不純物拡散領域或いは
ゲート電極層により、例えばセルアレイ間の配線領域な
どにアレイ状等の導電パターンを予め形成しておき、こ
れを選択して第１の配線層として使用する試みもある。
に、半導体素子と同一層を用いた不純物拡散領域或いは
ゲート電極層により、例えばセルアレイ間の配線領域な
どにアレイ状等の導電パターンを予め形成しておき、こ
れを選択して第１の配線層として使用する試みもある。
他方上述の如くLSIの一層の高集積化、高速化等を目的
として、半導体素子を立体集積化する３次元構造が開発
されている。３次元LSIでは少なくとも第２層以上の半
導体素子は、SOI（Silicon（Semiconductor）on Insula
tor）構造となる。
として、半導体素子を立体集積化する３次元構造が開発
されている。３次元LSIでは少なくとも第２層以上の半
導体素子は、SOI（Silicon（Semiconductor）on Insula
tor）構造となる。
SOI構造は例えば二酸化シリコン（SiO2）等の絶縁膜上
に多結晶シリコン（Si）等を堆積してレーザ光走査等の
方法で単結晶化し、ここにトランジスタ素子等を形成し
配線接続を行うものである。このSOI構造は半導体基板
にトランジスタ素子を形成する通常の構造に比較して基
板との間のキャパシタンスが減少し、素子間隔を短縮し
てもラッチアップを生じないなどの特徴があり、LSIの
高速化、高集積化に適している。この特徴からSOI構造
はまず単一層で開発され、３次元構造の第１層にもしば
しば適用される。
に多結晶シリコン（Si）等を堆積してレーザ光走査等の
方法で単結晶化し、ここにトランジスタ素子等を形成し
配線接続を行うものである。このSOI構造は半導体基板
にトランジスタ素子を形成する通常の構造に比較して基
板との間のキャパシタンスが減少し、素子間隔を短縮し
てもラッチアップを生じないなどの特徴があり、LSIの
高速化、高集積化に適している。この特徴からSOI構造
はまず単一層で開発され、３次元構造の第１層にもしば
しば適用される。
この様な３次元LSIにマスタスライス方式を適用しよう
とする場合には、半導体素子を予め積層して形成したウ
エーハに種々の配線接続を設けることが必要となる。
とする場合には、半導体素子を予め積層して形成したウ
エーハに種々の配線接続を設けることが必要となる。
下層の半導体素子への接続はその上部を半導体素子を設
けない配線領域とすれば可能であるが、これでは３次元
構造が無意味となり、上下の半導体素子形成領域を重
ね、かつ下層を配線にも十分に活用して集積度を高める
必要がある。
けない配線領域とすれば可能であるが、これでは３次元
構造が無意味となり、上下の半導体素子形成領域を重
ね、かつ下層を配線にも十分に活用して集積度を高める
必要がある。
なお配線層数が増加すればステップカバレージ不良等に
よる障害が顕著となるために、配線層数を抑制すること
が３次元LSIでは特に望ましい。
よる障害が顕著となるために、配線層数を抑制すること
が３次元LSIでは特に望ましい。
本発明の実施例の工程順模式平面図を示す第１図に見ら
れる如く、前記問題点は、 第１層の半導体素子３の近傍に導体パターン４を配設
し、 該第１層の半導体素子３及び該導体パターン４上に第１
の絶縁膜５を形成して該第１の絶縁膜５上に第２層の半
導体素子６を形成し、 該第１の絶縁膜５に開口７を設けて表出する該導体パタ
ーン４を切断し、 該第２層の半導体素子６及び該開口７上に第２の絶縁膜
を形成し、 該第２の絶縁膜上に該導体パターン４に接続された配線
８を形成する本発明による半導体集積回路装置の製造方
法により解決される。
れる如く、前記問題点は、 第１層の半導体素子３の近傍に導体パターン４を配設
し、 該第１層の半導体素子３及び該導体パターン４上に第１
の絶縁膜５を形成して該第１の絶縁膜５上に第２層の半
導体素子６を形成し、 該第１の絶縁膜５に開口７を設けて表出する該導体パタ
ーン４を切断し、 該第２層の半導体素子６及び該開口７上に第２の絶縁膜
を形成し、 該第２の絶縁膜上に該導体パターン４に接続された配線
８を形成する本発明による半導体集積回路装置の製造方
法により解決される。
本発明による製造方法では、下層となる半導体素子と同
層に汎用性を有する導体パターンを予め設けて、これを
カスタム配線設計に従ってトリミングし、この導体パタ
ーンと上層の半導体素子上に形成する配線層とで配線を
構成する。
層に汎用性を有する導体パターンを予め設けて、これを
カスタム配線設計に従ってトリミングし、この導体パタ
ーンと上層の半導体素子上に形成する配線層とで配線を
構成する。
この配線構成により、３次元LSIの集積度を高め、かつ
配線障害を抑制することが可能となる。
配線障害を抑制することが可能となる。
以下本発明を実施例により具体的に説明する。
第１図（ａ）参照 従来技術により、Si半導体基板１上にSiO2絶縁膜２を厚
さ例えば１μｍ程度に形成し、このSiO2膜２上にSi多結
晶層を厚さ例えば0.5μｍ程度に形成し、例えばレーザ
光の走査によりこれを単結晶とする。
さ例えば１μｍ程度に形成し、このSiO2膜２上にSi多結
晶層を厚さ例えば0.5μｍ程度に形成し、例えばレーザ
光の走査によりこれを単結晶とする。
例えばMOS FETなどのSOI構造の半導体素子３を、このSi
単結晶層を用いて従来技術により形成することができる
が、本実施例では半導体素子３と並行して、標準化され
汎用性に富む導体パターン４を形成する。
単結晶層を用いて従来技術により形成することができる
が、本実施例では半導体素子３と並行して、標準化され
汎用性に富む導体パターン４を形成する。
すなわち本実施例ではFETのゲート電極層を用いて半導
体素子３のアレイの間に多数の導体パターン４を相互に
並行に形成しており、この導体パターン４の一部は隣接
するFETのゲート電極を相互に接続している。
体素子３のアレイの間に多数の導体パターン４を相互に
並行に形成しており、この導体パターン４の一部は隣接
するFETのゲート電極を相互に接続している。
なお本発明による導体パターンは、Si単結晶層のパター
ニング及び高濃度の不純物導入を、前記第１層の半導体
素子である半導体素子３と導体パターン４とについてそ
れぞれ同時に行って形成することも可能であり、またそ
のパターニングをエッチングではなくフィールド酸化膜
形成によって行うことも可能である。
ニング及び高濃度の不純物導入を、前記第１層の半導体
素子である半導体素子３と導体パターン４とについてそ
れぞれ同時に行って形成することも可能であり、またそ
のパターニングをエッチングではなくフィールド酸化膜
形成によって行うことも可能である。
第１図（ｂ）参照 前記ウエーハ上に前記第１の絶縁膜であるSiO2膜５を被
着し、その上に第２層の半導体素子６を形成する。この
第２層の半導体素子６は第１層の半導体素子３上に重畳
してアレイ状に配設されている。
着し、その上に第２層の半導体素子６を形成する。この
第２層の半導体素子６は第１層の半導体素子３上に重畳
してアレイ状に配設されている。
この半導体素子３、６を上下２層に形成したウエーハが
本実施例のマスタスライスである。
本実施例のマスタスライスである。
このウエーハに顧客の要求によりカスタム配線を配設す
るが、まず配線設計では、埋設された導体パターン４を
複数の配線部分に分割使用するなどこれを十分に利用し
て、第２層の半導体素子６上に前記第２の絶縁膜（図示
を省略）を介して設ける、アルミニウム（A1）等による
配線層と導体パターン４とを用いて要求に応ずる配線を
構成する。
るが、まず配線設計では、埋設された導体パターン４を
複数の配線部分に分割使用するなどこれを十分に利用し
て、第２層の半導体素子６上に前記第２の絶縁膜（図示
を省略）を介して設ける、アルミニウム（A1）等による
配線層と導体パターン４とを用いて要求に応ずる配線を
構成する。
複数の配線部分に分割使用する場合、或いはキャパシタ
ンスを減少させる目的などによるこの導体パターン４の
切断は、SiO2膜５に図中 で示す開口７を設けて、導体パターン４をエッチングす
ることにより容易に実施できる。
ンスを減少させる目的などによるこの導体パターン４の
切断は、SiO2膜５に図中 で示す開口７を設けて、導体パターン４をエッチングす
ることにより容易に実施できる。
A1配線層による配線８（図は一部のみを示す）は通常相
互に並行に導体パターン４に直交して形成され、例えば
図中 で示す接続点９で導体パターン４、第２層の半導体素子
６及び第１層の半導体素子３に接続される。
互に並行に導体パターン４に直交して形成され、例えば
図中 で示す接続点９で導体パターン４、第２層の半導体素子
６及び第１層の半導体素子３に接続される。
この接続は従来技術によって実施可能であるが、本実施
例で第１層の半導体素子３への接続は、例えば前記の導
体パターン４を切断するエッチングと同時に、接続位置
上の第２層の半導体素子６に予め開口を設けて行ってい
る。
例で第１層の半導体素子３への接続は、例えば前記の導
体パターン４を切断するエッチングと同時に、接続位置
上の第２層の半導体素子６に予め開口を設けて行ってい
る。
導体パターン４の形成及びトリミングは以上説明した如
く、従来の製造方法の工程数をそのために増加すること
なく容易に実施することができ、またA1等による配線層
を１層に止めることも多くの場合に可能であり、マスタ
スライス方式による３次元LSIの集積度を高め、障害を
低減する効果が得られる。
く、従来の製造方法の工程数をそのために増加すること
なく容易に実施することができ、またA1等による配線層
を１層に止めることも多くの場合に可能であり、マスタ
スライス方式による３次元LSIの集積度を高め、障害を
低減する効果が得られる。
なお更に規模を増大するために、A1等による配線層を２
層にすることも支障なく可能である。
層にすることも支障なく可能である。
以上説明した如く本発明によれば、３次元LSIをマスタ
スライス方式により製造するに際して、工程数の増加を
伴うことなくその集積度を高め、かつ配線の多層化によ
る障害を低減する効果が得られる。
スライス方式により製造するに際して、工程数の増加を
伴うことなくその集積度を高め、かつ配線の多層化によ
る障害を低減する効果が得られる。
第１図（ａ）、（ｂ）は本発明の実施例を示す模式平面
図である。 図において、 １は半導体基板、 ２は絶縁膜、 ３は第１層の半導体素子、 ４は導体パターン、 ５は絶縁膜、 ６は第２層の半導体素子、 ７は導体パターンを切断する開口、 ８はA1等による配線、 ９は配線の接続点を示す。
図である。 図において、 １は半導体基板、 ２は絶縁膜、 ３は第１層の半導体素子、 ４は導体パターン、 ５は絶縁膜、 ６は第２層の半導体素子、 ７は導体パターンを切断する開口、 ８はA1等による配線、 ９は配線の接続点を示す。
Claims (1)
- 【請求項１】第１層の半導体素子（３）の近傍に導体パ
ターン（４）を配設し、 該第１層の半導体素子（３）及び該導体パターン（４）
上に第１の絶縁膜（５）を形成して該第１の絶縁膜
（５）上に第２層の半導体素子（６）を形成し、 該第１の絶縁膜（５）に開口（７）を設けて表出する該
導体パターン（４）を切断し、 該第２層の半導体素子（６）及び該開口（７）上に第２
の絶縁膜を形成し、 該第２の絶縁膜上に該導体パターン（４）に接続された
配線（８）を形成することを特徴とする半導体集積回路
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074730A JPH0697687B2 (ja) | 1985-04-09 | 1985-04-09 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074730A JPH0697687B2 (ja) | 1985-04-09 | 1985-04-09 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61232632A JPS61232632A (ja) | 1986-10-16 |
| JPH0697687B2 true JPH0697687B2 (ja) | 1994-11-30 |
Family
ID=13555631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60074730A Expired - Lifetime JPH0697687B2 (ja) | 1985-04-09 | 1985-04-09 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697687B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02312239A (ja) * | 1989-05-26 | 1990-12-27 | Nec Corp | 集積回路の配線形成方法 |
-
1985
- 1985-04-09 JP JP60074730A patent/JPH0697687B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 第４５回応用物理学会講演予稿集１９８４秋Ｐ．４３９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61232632A (ja) | 1986-10-16 |
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