JPH04184939A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04184939A JPH04184939A JP2312752A JP31275290A JPH04184939A JP H04184939 A JPH04184939 A JP H04184939A JP 2312752 A JP2312752 A JP 2312752A JP 31275290 A JP31275290 A JP 31275290A JP H04184939 A JPH04184939 A JP H04184939A
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- electrodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、半導体装置の製造方法、特に化合物半導体を
用いた電界効果トランジスタ（以下、ＦＥＴという）の
表面保護膜の形成方法に関するものである。
用いた電界効果トランジスタ（以下、ＦＥＴという）の
表面保護膜の形成方法に関するものである。
［従来の技術］
まず、従来の半導体装置を、ＧａＡｓを用いたＦＥＴを
例にとり、第４図を用いて説明する。同図において、１
１は半絶縁性ＧａＡｓ基板であり、その上にバッファ層
１２と動作層としてのｎ−ＧａＡｓ層１３が順次積層さ
れて基板部１が形成されている。基板部１上の離隔した
位置には、それぞれＡ ｕ Ｇ ｅ ／ Ｎ ｉ ／
Ａ ｕの多層構造からなるソース電極２及びドレイン電
極３がオーミック接触により形成されている。ソース電
極２とドレイン電極３の間における基板部１にはリセス
が形成され、このリセス部分にｎ−ＧａＡｓ層１３とシ
ョットキーバリアを形成するＴｉ／Ａ斐／Ｔｉの多層構
造からなるゲート電極４が形成されている。
例にとり、第４図を用いて説明する。同図において、１
１は半絶縁性ＧａＡｓ基板であり、その上にバッファ層
１２と動作層としてのｎ−ＧａＡｓ層１３が順次積層さ
れて基板部１が形成されている。基板部１上の離隔した
位置には、それぞれＡ ｕ Ｇ ｅ ／ Ｎ ｉ ／
Ａ ｕの多層構造からなるソース電極２及びドレイン電
極３がオーミック接触により形成されている。ソース電
極２とドレイン電極３の間における基板部１にはリセス
が形成され、このリセス部分にｎ−ＧａＡｓ層１３とシ
ョットキーバリアを形成するＴｉ／Ａ斐／Ｔｉの多層構
造からなるゲート電極４が形成されている。
また、各電極２．３．４上を含む基板部１の表面には、
ＧａＡｓの表面保護膜として、プラズマＣＶＤ法により
５ｉＮｘ（以下、ｐ−３ｉＮ膜という）５１が堆積され
ている。ｐ−５ｉＮ膜５１は、ソース電極２及びドレイ
ン電極３の部分が開口され、その開口部にＴ ｉ ／
Ｐ ｔ ／ Ａ ｕの多層構造からなるポンディングパ
ッド６がそれぞれ形成されている。
ＧａＡｓの表面保護膜として、プラズマＣＶＤ法により
５ｉＮｘ（以下、ｐ−３ｉＮ膜という）５１が堆積され
ている。ｐ−５ｉＮ膜５１は、ソース電極２及びドレイ
ン電極３の部分が開口され、その開口部にＴ ｉ ／
Ｐ ｔ ／ Ａ ｕの多層構造からなるポンディングパ
ッド６がそれぞれ形成されている。
そして、ゲート電極４に電圧が印加されると、動作層で
あるｎ−ＧａＡｓ層１３内に伸びている空乏層の深さが
変り、チャネルの断面積が変化してソース電極２とドレ
イン電極３の間を流れる電流が制御され、ＦＥＴとして
の作用がなされる。
あるｎ−ＧａＡｓ層１３内に伸びている空乏層の深さが
変り、チャネルの断面積が変化してソース電極２とドレ
イン電極３の間を流れる電流が制御され、ＦＥＴとして
の作用がなされる。
ところで、ＧａＡｓにおいては、ＳｉとＳ ｉ ０２膜
の組合せのような良好な表面保護膜はまだ見出されてい
ない。このため、ＧａＡｓ上に表面保護としてｐ−３ｉ
Ｎ膜５１を堆積するのみでは、表面保護膜とＧａＡｓの
界面は不安定である。
の組合せのような良好な表面保護膜はまだ見出されてい
ない。このため、ＧａＡｓ上に表面保護としてｐ−３ｉ
Ｎ膜５１を堆積するのみでは、表面保護膜とＧａＡｓの
界面は不安定である。
したがって、ＧａＡｓを用いたＦＥＴは、表面保護膜と
ＧａＡｓの界面の不安定性が原因となって動作層部分以
外のゲート電極・ソース電極間及びゲート電極・ドレイ
ン電極間のｎ−ＧａＡｓ層１３を流れるリーク電流が増
加し、ゲート電極４のショットキー特性の劣化やゲート
電極４とソース電極２及びドレイン電極３間の耐圧の劣
化を招いて長時間動作等における信頼性が低下する。
ＧａＡｓの界面の不安定性が原因となって動作層部分以
外のゲート電極・ソース電極間及びゲート電極・ドレイ
ン電極間のｎ−ＧａＡｓ層１３を流れるリーク電流が増
加し、ゲート電極４のショットキー特性の劣化やゲート
電極４とソース電極２及びドレイン電極３間の耐圧の劣
化を招いて長時間動作等における信頼性が低下する。
これに対し、最近、Ｎａ２Ｓ、（ＮＨ４） ２８Ｘ等の
硫黄の化合物を用いてＧａＡｓ表面に硫化処理を施すこ
とにより、ＧａＡｓの表面を安定化させるという報告が
ある。これは、ＧａＡｓの表面を硫化処理したのちショ
ットキーバリアを形成する電極を作製すると、ショット
キー障壁高さの電極金属依存性が顕著になることからＧ
ａＡｓの表面欠陥が低減し、表面の安定化がなされると
いうものである。
硫黄の化合物を用いてＧａＡｓ表面に硫化処理を施すこ
とにより、ＧａＡｓの表面を安定化させるという報告が
ある。これは、ＧａＡｓの表面を硫化処理したのちショ
ットキーバリアを形成する電極を作製すると、ショット
キー障壁高さの電極金属依存性が顕著になることからＧ
ａＡｓの表面欠陥が低減し、表面の安定化がなされると
いうものである。
第５図は、表面保護膜としてのｐ−５ｉＮ膜の堆積前に
、硫化処理工程を加えて製造したＦＥＴ（ゲート幅０．
１ｍ）について、ゲート・ドレイン間電圧に対するゲー
ト・ドレイン間電流の関係を示している。同図中、各特
性線は、■ゲート電極形成後、■硫化処理後、■ｐ−８
ｉＮ膜堆積後の特性をそれぞれ示している。硫化処理を
施すことによりゲート電極・ドレイン電極間のｎ−Ｇａ
Ａｓ層表面が安定化し、ゲート電極・ドレイン電極間耐
圧ＢＶｇｄは向上している。ここで、ゲート電極・ドレ
イン電極間耐圧ＢＶｇｄは、ゲート電極・ドレイン電極
間の電流が３５μＡ／關となったときの両電極間の電圧
と定義している。ところが、ｐ−８ｉＮ膜の堆積後は、
■特性線で示すように、ＢＶｇｄは大幅に低下している
。この現象は、ゲート電極・ソース電極間耐圧に対して
も同様に起きている。
、硫化処理工程を加えて製造したＦＥＴ（ゲート幅０．
１ｍ）について、ゲート・ドレイン間電圧に対するゲー
ト・ドレイン間電流の関係を示している。同図中、各特
性線は、■ゲート電極形成後、■硫化処理後、■ｐ−８
ｉＮ膜堆積後の特性をそれぞれ示している。硫化処理を
施すことによりゲート電極・ドレイン電極間のｎ−Ｇａ
Ａｓ層表面が安定化し、ゲート電極・ドレイン電極間耐
圧ＢＶｇｄは向上している。ここで、ゲート電極・ドレ
イン電極間耐圧ＢＶｇｄは、ゲート電極・ドレイン電極
間の電流が３５μＡ／關となったときの両電極間の電圧
と定義している。ところが、ｐ−８ｉＮ膜の堆積後は、
■特性線で示すように、ＢＶｇｄは大幅に低下している
。この現象は、ゲート電極・ソース電極間耐圧に対して
も同様に起きている。
これは、プラズマＣＶＤ法は堆積温度が２００〜３００
℃になるので、この熱によりＧａＡｓ表面が変質して硫
化処理の効果が失われるものと考えられる。
℃になるので、この熱によりＧａＡｓ表面が変質して硫
化処理の効果が失われるものと考えられる。
［発明が解決しようとする課題］
従来のＦＥＴは、ゲート電極・ソース電極間及びゲート
電極・ドレイン電極間のｎ−ＧａＡｓ層とｐ−５ｉＮ膜
の界面が不安定であるため、この部分を流れるリーク電
流によりゲート電極のショットキー特性やゲート電極と
ソース電極及びドレイン電極間の耐圧が劣化して信頼性
が低下するという問題があった。また、硫化処理工程を
加えて製造したＦＥＴにおいても、ｐ−８ｉＮ膜の堆積
後は、ゲート電極とソース電極及びドレイン電極間の耐
圧が大幅に低下してしまうという問題があった。
電極・ドレイン電極間のｎ−ＧａＡｓ層とｐ−５ｉＮ膜
の界面が不安定であるため、この部分を流れるリーク電
流によりゲート電極のショットキー特性やゲート電極と
ソース電極及びドレイン電極間の耐圧が劣化して信頼性
が低下するという問題があった。また、硫化処理工程を
加えて製造したＦＥＴにおいても、ｐ−８ｉＮ膜の堆積
後は、ゲート電極とソース電極及びドレイン電極間の耐
圧が大幅に低下してしまうという問題があった。
そこで、本発明は、化合物半導体との界面特性が安定な
保護膜を形成することができて半導体装置の信頼性を向
上させることのできる半導体装置の製造方法を提供する
ことを目的とする。
保護膜を形成することができて半導体装置の信頼性を向
上させることのできる半導体装置の製造方法を提供する
ことを目的とする。
［課題を解決するための手段］
本発明は上記課題を解決するために、（ａ）化合物半導
体の表面に複数の電極を形成する工程、（ｂ）前記複数
の電極間に露出した前記化合物半導体の表面を硫化処理
する工程、（ｃ）前記硫化処理を行った化合物半導体の
表面上に半導体又は金属からなる保護膜を形成する工程
、（ｄ＞前記保護膜を酸化する工程を有することを要旨
とする。
体の表面に複数の電極を形成する工程、（ｂ）前記複数
の電極間に露出した前記化合物半導体の表面を硫化処理
する工程、（ｃ）前記硫化処理を行った化合物半導体の
表面上に半導体又は金属からなる保護膜を形成する工程
、（ｄ＞前記保護膜を酸化する工程を有することを要旨
とする。
望ましくは、化合物半導体としてＧａＡｓ等の■−ｖ族
化合物半導体が用いられる。
化合物半導体が用いられる。
半導体装置は、化合物半導体上の離隔した位置に、それ
ぞれオーミック接触により形成されたソース電極、及び
ドレイン電極と、このソース電極とドレイン電極の間に
設けられ、前記化合物半導体とショットキー接合を形成
するゲート電極とを有するＦＥＴとされる。
ぞれオーミック接触により形成されたソース電極、及び
ドレイン電極と、このソース電極とドレイン電極の間に
設けられ、前記化合物半導体とショットキー接合を形成
するゲート電極とを有するＦＥＴとされる。
硫化処理は、Ｎａ２Ｓ、（ＮＨ４）２ Ｓｘ等の水溶液
に浸漬することで化合物半導体の表面を硫化物化する処
理とする。
に浸漬することで化合物半導体の表面を硫化物化する処
理とする。
保護膜は、Ｓｉ、Ｇｅ等の半導体又はＡ愛等の金属が用
いられる。
いられる。
保護膜を酸化する手段は、プラズマ酸化、陽極酸化等の
方法を用い、熱酸化よりも低温で酸化できる方法がよい
。
方法を用い、熱酸化よりも低温で酸化できる方法がよい
。
酸化した保護膜上に、さらに５ｉ０２．５ｔ３Ｎ４等の
他の保護膜を形成してもよい。
他の保護膜を形成してもよい。
［作用］
化合物半導体の表面を硫化処理することにより、その化
合物半導体表面が硫化物化されて安定し、その状態を保
持することが可能となる。
合物半導体表面が硫化物化されて安定し、その状態を保
持することが可能となる。
即ち、硫化物上に直接、酸化物等の保護膜を形成せず、
−旦、半導体又は金属等の還元剤となる材料を形成し、
硫化物に接しない側から、これを酸化して安定な保護膜
とする。これにより、硫化物層を安定に残すことか可能
になる。
−旦、半導体又は金属等の還元剤となる材料を形成し、
硫化物に接しない側から、これを酸化して安定な保護膜
とする。これにより、硫化物層を安定に残すことか可能
になる。
［実施例コ
以下、本発明の実施例を第１図ないし第３図を参照して
説明する。この実施例は、ＦＥＴの製造方法に適用され
ている。
説明する。この実施例は、ＦＥＴの製造方法に適用され
ている。
なお、第１図において前記第４図における部材等と同一
ないし均等のものは、前記と同一符号を以って示す。
ないし均等のものは、前記と同一符号を以って示す。
半絶縁性ＧａＡｓ基板１１上に、バッファ層１２と動作
層としてのｎ −Ｇ ａ Ａ ｓ層１３とをエピタキシ
ャル法により順次積層して化合物半導体の基板部１を形
成する。バッファ層１２はキャリア濃度Ｉ Ｘ ＬＯ”
ａｍ−３以下、厚さ１μｍ程度とし、また、ｎ−Ｇａ
Ａｓ層１３はＳｉドープてキャリア濃度３ｘ １０”
ｃｍ−３、厚さ０．３μｍ程度とする。
層としてのｎ −Ｇ ａ Ａ ｓ層１３とをエピタキシ
ャル法により順次積層して化合物半導体の基板部１を形
成する。バッファ層１２はキャリア濃度Ｉ Ｘ ＬＯ”
ａｍ−３以下、厚さ１μｍ程度とし、また、ｎ−Ｇａ
Ａｓ層１３はＳｉドープてキャリア濃度３ｘ １０”
ｃｍ−３、厚さ０．３μｍ程度とする。
基板部１上の離隔した位置に、それぞれＡ ｕ Ｇ ｅ
／ Ｎ ｉ ／ Ａ ｕの多層構造からなるソース電
極２及びドレイン電極３をオーミック接触により形成す
る。ソース電極２とドレイン電極３の間における基板部
１にリセスを形成し、このリセス部分にｎ−ＧａＡｓ層
１３とショットキーバリアを形成するＴｉ／ＡＩ／Ｔｉ
の多層構造からなるゲート電極４を厚さ０．５μｍ程度
に形成する。
／ Ｎ ｉ ／ Ａ ｕの多層構造からなるソース電
極２及びドレイン電極３をオーミック接触により形成す
る。ソース電極２とドレイン電極３の間における基板部
１にリセスを形成し、このリセス部分にｎ−ＧａＡｓ層
１３とショットキーバリアを形成するＴｉ／ＡＩ／Ｔｉ
の多層構造からなるゲート電極４を厚さ０．５μｍ程度
に形成する。
（ＮＨ４）２５Ｘ水溶液に室温で１０分間浸漬し、ゲー
ト電極４とソース電極２及びドレイン電極３の間のｎ−
ＧａＡｓ層１３の表面の硫化処理を行い硫化物層７を形
成する。
ト電極４とソース電極２及びドレイン電極３の間のｎ−
ＧａＡｓ層１３の表面の硫化処理を行い硫化物層７を形
成する。
表面に析出した硫黄を除去後、各電極２．３．４上を含
む基板部１の表面に、真空蒸着法により基板温度３０℃
で保護膜となるＳｉ膜５２を厚さ１００Ａ程度に形成す
る。望ましい厚さ範囲は、５０人〜２００人である。次
いて、Ｓｉ膜５２を０２プラズマで酸化する。プラズマ
条件は、０２圧１ｔｏｒｒ、バレル型の反応器を用い、
基板温度１００℃以下、時間５分間程度で行う。酸化し
たＳｉ膜５２上に、プラズマＣＶＤ法により、ｐ−８ｉ
Ｎ膜５１を厚さ１００Ａ程度に堆積して表面保護膜を完
成する。
む基板部１の表面に、真空蒸着法により基板温度３０℃
で保護膜となるＳｉ膜５２を厚さ１００Ａ程度に形成す
る。望ましい厚さ範囲は、５０人〜２００人である。次
いて、Ｓｉ膜５２を０２プラズマで酸化する。プラズマ
条件は、０２圧１ｔｏｒｒ、バレル型の反応器を用い、
基板温度１００℃以下、時間５分間程度で行う。酸化し
たＳｉ膜５２上に、プラズマＣＶＤ法により、ｐ−８ｉ
Ｎ膜５１を厚さ１００Ａ程度に堆積して表面保護膜を完
成する。
ソース電極２及びドレイン電極３の部分のｐ−３ｉＮ膜
５１及び酸化したＳｉ膜５２を開孔し、その開孔部にＴ
ｉ ／ Ｐ ｔ ／ Ａ ｕの多層構造からなるポン
ディングパッド６をそれぞれ形成する。
５１及び酸化したＳｉ膜５２を開孔し、その開孔部にＴ
ｉ ／ Ｐ ｔ ／ Ａ ｕの多層構造からなるポン
ディングパッド６をそれぞれ形成する。
上述のように、この実施例では、ｎ−ＧａＡｓ層１３の
表面を硫化処理することにより、その表面が硫化物化さ
れて安定し、その安定した硫化物層７の状態を保持する
ことが可能となる。即ち、硫化物層７の上に直接、酸化
物等の保護膜を形成せず、−旦、還元剤となるＳｉ膜５
２を形成し、そのＳｉ膜５２を硫化物層７に接しない側
から酸化することにより、安定な表面保護膜とするとと
もに、硫化物層７を安定に残すことが可能となる。
表面を硫化処理することにより、その表面が硫化物化さ
れて安定し、その安定した硫化物層７の状態を保持する
ことが可能となる。即ち、硫化物層７の上に直接、酸化
物等の保護膜を形成せず、−旦、還元剤となるＳｉ膜５
２を形成し、そのＳｉ膜５２を硫化物層７に接しない側
から酸化することにより、安定な表面保護膜とするとと
もに、硫化物層７を安定に残すことが可能となる。
第２図は上述のようにして製造したＦＥＴのドレイン飽
和電流１ ｄｓｓとゲート電極・ドレイン電極間耐圧Ｂ
Ｖｇｄとの関係を示している。ゲート電極・ドレイン電
極間耐圧ＢＶｇｄはゲート電極・ドレイン電極間の電流
が３５μＡ／關となったときの両電極間の電圧である。
和電流１ ｄｓｓとゲート電極・ドレイン電極間耐圧Ｂ
Ｖｇｄとの関係を示している。ゲート電極・ドレイン電
極間耐圧ＢＶｇｄはゲート電極・ドレイン電極間の電流
が３５μＡ／關となったときの両電極間の電圧である。
第２図中、ａ特性線はこの実施例のものの特性を示し、
ｂ特性線は比較例として硫化処理後にＳｉ膜形成及びそ
の酸化処理を行わずにｐ−５ｉＮ膜のみを形成したＦＥ
Ｔの特性を示している。また、第３図はドレイン飽和電
流１ ｄｓｓとゲート電極・ドレイン電極間電流１ｉｇ
ｄとの関係を示している。ゲート電極・ドレイン電極間
電流ＩＩＬｇｄはゲート電極・ドレイン電極間電圧が６
Ｖのときの両電極間を流れる電流である。第３図中、Ｃ
特性線はこの実施例のものの特性を示し、ｄ特性線は前
記と同様の比較例としてのＦＥＴの特性を示している。
ｂ特性線は比較例として硫化処理後にＳｉ膜形成及びそ
の酸化処理を行わずにｐ−５ｉＮ膜のみを形成したＦＥ
Ｔの特性を示している。また、第３図はドレイン飽和電
流１ ｄｓｓとゲート電極・ドレイン電極間電流１ｉｇ
ｄとの関係を示している。ゲート電極・ドレイン電極間
電流ＩＩＬｇｄはゲート電極・ドレイン電極間電圧が６
Ｖのときの両電極間を流れる電流である。第３図中、Ｃ
特性線はこの実施例のものの特性を示し、ｄ特性線は前
記と同様の比較例としてのＦＥＴの特性を示している。
第２図、第３図の特性から、この実施例で製造したＦＥ
Ｔは、比較例に比べてＢｖｇｄ、 Ｉ ｉｇｄともに顕
著に優れた特性を示し、耐圧の劣化が防止されているこ
とが分る。また、これに加えてこの実施例で製造したＦ
ＥＴは特性の経時変化も少なくなっている。
Ｔは、比較例に比べてＢｖｇｄ、 Ｉ ｉｇｄともに顕
著に優れた特性を示し、耐圧の劣化が防止されているこ
とが分る。また、これに加えてこの実施例で製造したＦ
ＥＴは特性の経時変化も少なくなっている。
なお、上述の実施例ではＧａＡｓを用いたＦＥＴの製造
について説明したが、本発明は、これに限らず、ＩｎＰ
、又はＩｎＰφＧａＡｓを基礎としたヘテロ接合型ＦＥ
Ｔ等の製造にも適用することができる。また、保護膜は
Ｓｉ膜に限らず、Ｇｅ等の半導体又はＡＩＬ等の金属も
用いることができる。さらに、その保護膜を酸化する手
段は、プラズマ酸化の他に陽極酸化等の方法を適用する
こともできる。
について説明したが、本発明は、これに限らず、ＩｎＰ
、又はＩｎＰφＧａＡｓを基礎としたヘテロ接合型ＦＥ
Ｔ等の製造にも適用することができる。また、保護膜は
Ｓｉ膜に限らず、Ｇｅ等の半導体又はＡＩＬ等の金属も
用いることができる。さらに、その保護膜を酸化する手
段は、プラズマ酸化の他に陽極酸化等の方法を適用する
こともできる。
［発明の効果］
以上説明したように、本発明によれば、複数の電極間に
露出した化合物半導体の表面を硫化処理して硫化物化し
、その硫化物上に一旦、半導体又は金属からなる保護膜
を形成し、その保護膜を硫化物に接しない側から酸化し
て安定化するようにしたため、化合物半導体の表面に硫
化物層を安定に残すことができて各電極間の耐圧の劣化
を防止することができ、半導体装置の信頼性を向上させ
ることができる。
露出した化合物半導体の表面を硫化処理して硫化物化し
、その硫化物上に一旦、半導体又は金属からなる保護膜
を形成し、その保護膜を硫化物に接しない側から酸化し
て安定化するようにしたため、化合物半導体の表面に硫
化物層を安定に残すことができて各電極間の耐圧の劣化
を防止することができ、半導体装置の信頼性を向上させ
ることができる。
第１図は本発明に係る半導体装置の製造方法の実施例に
より製造された半導体装置の一例を示す縦断面図、第２
図は上記半導体装置のドレイン飽和電流とゲート電極・
ドレイン電極間耐圧の関係を比較例とともに示す特性図
、第３図は上記半導体装置のドレイン飽和電流とゲート
電極・ドレイン電極間リーク電流の関係を比較例ととも
に示す特性図、第４図は従来のＦＥＴを示す縦断面図、
第５図は上記従来のＦＥＴにおけるゲート電極・ドレイ
ン電極間の電圧と電流の関係を示す特性図である。 １：化合物半導体の基板部、 ２：ソース電極、 ３ニドレイン電極、４：ゲート
電極、 ７：硫化物層、 １３：ｎ−ＧａＡｓ層、 ５１ ： Ｓ ｉＮ膜、５
２：Ｓｉ膜（保護膜）。 代理人 弁理士 三 好 秀 和 箪 １ 図 Ｉｄｓｓ（ａ＋Ａ／＋ａｍ） 第２図 Ｉｄｓｓ（ｎ＋Ａ／ａｍ）
より製造された半導体装置の一例を示す縦断面図、第２
図は上記半導体装置のドレイン飽和電流とゲート電極・
ドレイン電極間耐圧の関係を比較例とともに示す特性図
、第３図は上記半導体装置のドレイン飽和電流とゲート
電極・ドレイン電極間リーク電流の関係を比較例ととも
に示す特性図、第４図は従来のＦＥＴを示す縦断面図、
第５図は上記従来のＦＥＴにおけるゲート電極・ドレイ
ン電極間の電圧と電流の関係を示す特性図である。 １：化合物半導体の基板部、 ２：ソース電極、 ３ニドレイン電極、４：ゲート
電極、 ７：硫化物層、 １３：ｎ−ＧａＡｓ層、 ５１ ： Ｓ ｉＮ膜、５
２：Ｓｉ膜（保護膜）。 代理人 弁理士 三 好 秀 和 箪 １ 図 Ｉｄｓｓ（ａ＋Ａ／＋ａｍ） 第２図 Ｉｄｓｓ（ｎ＋Ａ／ａｍ）
Claims (1)
- 【特許請求の範囲】 （ａ）化合物半導体の表面に複数の電極を形成する工程
、 （ｂ）前記複数の電極間に露出した前記化合物半導体の
表面を硫化処理する工程、 （ｃ）前記硫化処理を行った化合物半導体の表面上に半
導体又は金属からなる保護膜を形成する工程、 （ｄ）前記保護膜を酸化する工程 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2312752A JPH04184939A (ja) | 1990-11-20 | 1990-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2312752A JPH04184939A (ja) | 1990-11-20 | 1990-11-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04184939A true JPH04184939A (ja) | 1992-07-01 |
Family
ID=18032994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2312752A Pending JPH04184939A (ja) | 1990-11-20 | 1990-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04184939A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04199518A (ja) * | 1990-11-28 | 1992-07-20 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| JP2002343951A (ja) * | 2001-05-18 | 2002-11-29 | Oki Electric Ind Co Ltd | 化合物半導体装置 |
-
1990
- 1990-11-20 JP JP2312752A patent/JPH04184939A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04199518A (ja) * | 1990-11-28 | 1992-07-20 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
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