JPH0423635A - 主信号常時監視装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ フレームデータに速度変換を施した後、フレームビット
情報を多重化して伝送する系における主信号常時監視装
置に関し、 主信号の継続的な断について全ての区間において常時、
かつ確実に監視が行なえるようにすることを目的とし、 主信号データにパリティピットを挿入するパリティビッ
ト挿入部と、該パリティビット挿入部の出力を書込む速
度変換用メモリと、該速度変換用メモリから読出したデ
ータのパリティチェックを行なう第１のパリティチェッ
ク部と、該第１のパリティチェック部の出力を受けてフ
レームビット情報を付加するフレームビット多重部と、
該フレームビット多重部の出力にＣＲＣビットを挿入す
るＣＲＣビット挿入部と、前記第１のパリティチェック
部のパリティチェック結果と、ＣＲＣビット挿入後のデ
ータのパリティ演算結果とを比較する第２のパテティチ
エツク部とで構成される。

［産業上の利用分野コ 本発明はフレームデータに速度変換を施した後、フレー
ムビット情報を多重化して伝送する系における主信号常
時監視装置に関する。

［従来の技術］ 第３図は従来装置の構成例を示すブロック図である。図
に示す従来例は、８ＭＨｚのフレームデータを６ＭＨｚ
のフレームデータに速度変換する場合を示している。他
のパッケージからの主信号データは、パリティビット挿
入部１に入り、パリティビットが挿入された後、速度変
換用メモリ２に書込まれる。次に、該速度変換用メモリ
２に書込まれたデータは読出され、パリティチェック部
３でパリティチェックが行われ、速度変換用メモリ２へ
のデータ書込みと読出し操作の間に誤動作があったかど
うかがチエツクされる。パリティチェック部３によるパ
リティチェック結果は、パリティ判定結果として出力さ
れる。

一方、パリティチェック部３によりパリティチェックを
受けたデータは、フレームビット多重部４に入り、フレ
ーム毎にフレームビット情報が挿入される。フレームビ
ット多重されたデータは、ＣＲＣビット挿入部５に入り
、ＣＲＣビットが挿入された後、他のパッケージに送出
される。ここで、ＣＲＣビットは例えば４フレーム毎に
その最後のフレームビット情報部に付加される。

［発明が解決しようとする課題］ 従来装置では、第３図に示したように、パリティピット
挿入部１とパリティチェック部３間の監視をパリティビ
ットの挿入、抽出によって行っていた。従って、この間
についてはエラー検出が可能である。しかしながら、パ
リティ判定後のバスについては、パリティビットを挿入
するための空きビットが無いため、パリティによる監視
は行っていなかった。従って、パリティ判定後のパリテ
ィチェック部３とＣＲＣビット挿入部５間において故障
が発生した場合、この間のエラーは検出できず、他のパ
ッケージでそのエラーを検出てきなかった場合、装置全
体としてもエラーを検出できないし、また検出できたと
しても、保守者としてはその場所を特定することはでき
ない。

本発明はこのような課題に鑑みてなされたものであって
、主信号の継続的な断について全ての区間において常時
、かつ確実に監視が行なえるようにすることができる主
信号常時監視装置を提供することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。第３図と同一
のものは、同一の符号を付して示す。図において、１は
他のパッケージから送られてくる主信号データにパリテ
ィビットを挿入するパリティピット挿入部、２は該パリ
ティピット挿入部１の出力を書込む速度変換用メモリ、
３は該速度変換用メモリ２から読出したデータのパリテ
ィチェックを行なう第１のパリティチェック部、４は該
第１のパリティチェック部３の出力を受けてフレームビ
ット情報を付加するフレームビット多重部、５は該フレ
ームビット多重部４の出力にＣＲＣビットを挿入するＣ
ＲＣビット挿入部、６は前記第１のパリティチェック部
３のパリティチェック結果と、ＣＲＣビット挿入後のデ
ータのパリティ演算結果とを比較する第２のパリティチ
ェック部である。

［作用］ パリティピット挿入部１では、データのフレームビット
にパリティ演算結果が挿入されており（パリティ演算に
フレームビットは含まない）、速度変換用メモリ２でク
ロック乗換え後、第１のパリティチェック部３でパリテ
ィ演算を行い、パリティピット挿入部１からのパリティ
ビットとパリティチェック部３のパリティ演算結果とを
比較して判定を行う。

この後、フレームビット多重部４ではフレーム情報をフ
レームビットに挿入するため、バリティビットは消され
てしまう。そこで、第１．のパリティ演算結果を別途保
持しておき、フレームビット多重、ＣＲＣビット挿入後
、主データ部分のパリティ演算を行い、別途保持されて
いる第１のパリティ演算結果と、第２のパリティチェッ
ク部６で行うパリティ演算結果とをパリティチェック部
６で比較する。フレーム多重部４及びＣＲＣビット挿入
部５の動作においては主データ自身は変化しない。従っ
て、この間における主データにパリティ演算を行い、第
１のパリティ演算の結果と比較すると、エラーが起きて
いるかどうかが分かる。

このように、フレームビットにパリティビットを挿入せ
ずに第２のパリティチェック部６てパリティ演算を行い
、第１のパリティ演算の結果とを比較判定することによ
り、第１のパリティチェック部３から第２のパリティチ
ェック部６までの間のエラーを常時、かつ確実に監視す
ることができ、全ての区間における監視を実現すること
ができる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは、同一の符号を付して示す。第
１のパリティチェック部３は、パリティ演算部３ａ、パ
リティビット引き延ばし部３ｂ及びパリティ演算部３ａ
及びパリティビット引き延ばしＨ３ｂの出力同志を比較
する判定部３Ｃより構成されている。第２のパリティチ
ェック部６は、パリティ演算部６ａ及び判定部６ｂより
構成されている。判定部６ｂの一方の入力には、第１の
パリティチェック部３のパリティ演算部３ａの出力が入
り、他方の入力にはＣＲＣビット挿入部５の出力をパリ
ティ演算したパリティ演算部６ａの出力が入っている。

このように構成された装置の動作を説明すれば、以下の
とおりである。

速度変換用メモリ２（図示せず）からのデータは、第１
のパリティチェック部３及びフレームビット多重部４に
入る。パリティチェック部３において、速度変換用メモ
リ２からのデータのうち、フレームビットに入っている
パリティビットはパリティビット引き延ばし部３ｂに入
って保持されている。一方、パリティ演算部３ａは人力
した主データについてのパリティ演算を行う。

このパリティ演算部３ａの演算結果とパリティビット引
き延ばし部３ｂのパリティビットが一致しておれば途中
でエラーはなかったことになる。

これに対し、両方のデータが一致しなかったら、途中に
エラーがあったことになる。ここで、エラーがなかった
場合、パリティ演算部３ａの演算結果は、第２のパリテ
ィチェック部６内の判定部６ｂに引き延ばされて送られ
る。

速度変換用メモリ２からのデータはフレームビット多重
部４に入って、フレーム毎にフレームビットにフレーム
ビット情報が挿入される。この結果、それまでフレーム
ビットに入っていたパリティビットははじき出される。

フレーム多重されたデータは、続＜ＣＲＣビット挿入部
５でＣＲＣビットが挿入された後、他のパッケージに送
り出される。一方、ＣＲＣビット挿入部５の出力から主
データのみ取り出されて、パリティ演算部６ａに入り、
パリティ演算が行われる。このパリティ演算結果と第１
のパリティ演算結果とが続く判定部で比較判定される。

フレームビット多重部４におけるフレームビット情報挿
入及びＣＲＣビット挿入部５におけるＣＲＣビット挿入
は、主データには何ら影響を与えない。従って、ここで
、両者が一致していたら、フレーム多重部４以降でエラ
ーはなかったことになる。これに対し、両者が一致しな
かった場合にはフレーム多重部４以降でエラーが発生し
たことになる。このようにして、従来エラーが検出てき
なかった第２のパリティチェック部３がらＣＲＣビット
挿入部５まての間のエラー検出が可能となる。

［発明の効果コ 以上、詳細に説明したように、本発明によればパリティ
演算の結果を後方のＣＲＣ演算後まで引き延ばしておき
、ＣＲＣ演算後のパリティ演算結果と比較判定すること
により、従来不可能であったエラーの検出が可能となり
、主信号の継続的な断について全ての区間において常時
、かつ確実に監視が行なえるようにすることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例の要部を示す構成ブロック図
、 第３図は従来装置の構成例を示す図である。 第１図において、 ｌはパリティピット挿入部、 ２は速度変換用メモリ、 ３．６はパリティチェック部、 ４はフレームビット多重部、 ５はＣＲＣビット挿入部である。

Claims (1)

1. 【特許請求の範囲】 主信号データにパリテイビットを挿入するパリテイビッ
   ト挿入部（１）と、 該パリテイビット挿入部（１）の出力を書込む速度変換
   用メモリ（２）と、 該速度変換用メモリ（２）から読出したデータのパリテ
   イチェックを行なう第１のパリテイチェック部（３）と
   、 該第１のパリテイチェック部（３）の出力を受けてフレ
   ームビット情報を付加するフレームビット多重部（４）
   と、 該フレームビット多重部（４）の出力にＣＲＣビットを
   挿入するＣＲＣビット挿入部（５）と、前記第１のパリ
   テイチェック部（３）のパリテイチェック結果と、ＣＲ
   Ｃビット挿入後のデータのパリテイ演算結果とを比較す
   る第２のパリテイチェック部（６）とで構成された主信
   号常時監視装置。