JPH0226418B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はジヨセフソン効果を用いた論理ゲート
回路に係り、具体的には積の論理を行う電流注入
形の論理ゲート回路に関する。

〔発明の背景〕

ジヨセフソン素子を用いて積の論理を行う論理
ゲート回路には、複数のジヨセフソン接合とその
接合を超電導ループで接続した量子干渉回路と、
接合間を抵抗で接続した抵抗結合形回路がある。

第１図に量子干渉回路の回路図とそのしきい値
特性を示す。この回路は例えばアプライド・フイ
ジツクス・レター誌（Applied Physics
Letters.）Vol.33、No.８第781〜783頁に記載され
ているが、超電導ループを含むため、その面積が
大きく集積化には不向きである。また磁束がトラ
ツプしやすく、しきい値変動による回路の誤動作
が起りやすい欠点がある。

第２図に抵抗結合形AND回路の回路図とその
しきい値特性を示す。この回路は例えば特開昭58
−43630号公報に記載されているが、その面積が
小さくでき集積化に適し、かつ磁束トラツプによ
る回路の誤動作が少ない利点を有している。しか
しながら、OR−AND構成のAND回路における
スイツチング時間を評価した結果、量子干渉の回
路より遅いという欠点があつた。

〔発明の目的〕

本発明の目的は従来の積の論理を行う抵抗結合
形回路の欠点を改善し、スイツチング時間を高速
化し、集積化に適した論理ゲート回路を提供する
ことにある。

〔発明の概要〕

本発明は、第１および第２の入力線と、出力線
に接続され、一方が接地された第３のジヨセフソ
ン接合の他方とを抵抗を介して接続し、入力側の
第１および第２のジヨセフソン接合が電圧状態に
スイツチングする前に入力電流の一部を出力側の
第３のジヨセフソン接合に注入（バイアス）して
おくことにより、そのスイツチング時間を高速化
するものである。

〔発明の実施例〕

以下、本発明の実施例を図面により説明する。
第３図に本発明の一実施例を示す。第３図におい
て、３１，３２，３３はそれぞれI₀₁、I₀₂、I₀₃の
ジヨセフソン臨界電流を有するジヨセフソン接合
であり、４１，４２，４３，４４，４５，４６，
４７はそれぞれ抵抗値r₁，r₂，r₃，r₄，r₅，r₆，r₇
の抵抗である。さらに、５１，５２はそれぞれ第
１、第２の入力線、５３は出力線である。ジヨセ
フソン接合３１，３２，３３はそれぞれ抵抗４
３，４４，４５によつてデルタ結線されている。

本回路のしきい値特性は以下のようにして求め
られる。

第１の入力線５１にI_aなる入力電流が流入した
時第１のジヨセフソン接合３１が電圧状態にスイ
ツチする条件は I_a・r₆／r₁＋r₆＞I₀₁ ……(1) となる。第１のジヨセフソン接合３１が電圧状態
にスイツチした後、第２の入力線５２にI_bなる入
力電流が流入し、第２のジヨセフソン接合３２が
電圧状態にスイツチする条件は、 I_a・r₆／r₁＋r₆・r₄／r₃＋r₄＋I_b・r₇／r₂＋r₇＞I₀₂
……(2) となる。

第１および第２のジヨセフソン接合３１および
３２が電圧状態にスイツチした後、第３のジヨセ
フソン接合が電圧状態にスイツチする条件は I_a＋I_b＞I₀₃ ……(3) となる。

さらに、第１のジヨセフソン接合３１が電圧状
態にスイツチし、第２のジヨセフソン接合３２が
零電圧状態にある時、第３のジヨセフソン接合３
３が電圧状態にスイツチしない条件は I_a・r₁／r₁＋r₆＋I_a・r₆／r₁＋r₆・r₃／r₃＋
r₄＋I_b・r₂／r₂＋r₇＜I₀₃……(4) ここで、第１、第２および第３のジヨセフソン
接合の臨界電流I₀₁，I₀₂およびI₀₃と、各抵抗、r₁，
r₂，r₃，r₄，r₅，r₆およびr₇の間の関係を次のよう
に設定すると、 I₀₁＝I₀₂＝１／ｍI₀₃＝I₀ ……(5) r₁＝r₂＝１／n₁r₆＝１／n₁r₇ ……(6) r₄＝r₅＝１／n₂r₃ ……(7) (1)、(2)、(3)および(4)式は(5)、(6)、(7)式より次
の
ように表わされる。

(1)式は I_a・n₁／１＋n₁＞I₀ ……(8) (2)式は I_a・n₁／１＋n₁・１／１＋n₂＋I_b・n₁／１＋n₁＞I₀(9
) (3)式は I_a＋I_b＞mI₀ (10) (4)式は I_a｛１＋n₂＋n₁n₂／（１＋n₁）（１＋n₂）｝＋I_b・１／
１＋n₁＜mI₀(11) 入力信号I_a，I_bの流入過程を逆にしても回路的
に対称であるため上述と同じ式が得られる。第４
図に(8)〜(11)式の直線から得られる本発明のしきい
値特性の模式図を示す。直線１，２は(8)式から求
まる直線であり、直線３，４は(9)式から求まる直
線である。また、直線５は(10)式、直線７，８は(11)
式から求まる直線である。本回路しきい値特性は
(8)〜(11)式からも判るように、直線１，２，３，
４，５よりも大きく、直線６，７より小さな電流
範囲、すなわち、第４図の太線となる。

第５図にジヨセフソン臨界電流I₀₁，I₀₂を
50μA、I₀₃を150μA（ｍ＝３）、抵抗値n₁，n₂を２
とした場合のしきい値特性の具体例を示した。斜
線内が零電圧状態であり、正方形内がAND回路
として動作する領域である。この動作領域は従来
の抵抗結合形回路と同程度の広さを有している。

つぎに本発明の他の実施例を第６図で説明す
る。第３図に示した回路の変形であり、６１，６
２，６３はジヨセフソン接合であり、７１，７
２，７３，７４，７５，７６，７７はそれぞれ
r₁，r₂，r₃，r₄，r₅，r₆，r₇の抵抗値を有する抵抗
であり、８１，８２は第１、第２の入力線、８３
は出力線である。ジヨセフソン接合６１，６２，
６３はそれぞれ抵抗７３，７４，７５によつてス
ター結線されている。本発明のしきい値特性も第
３図で示した回路と同様となる。

第７図に本発明の回路を用いたOR−AND構成
のAND回路におけるスイツチング時間の一例を
示す。この値はOR回路自体のスイツチング時間
を差し引いたAND回路のみの値を示した。参考
までに従来の量子干渉回路、抵抗結合形回路のス
イツチング時間も図示した。曲線１が量子干渉回
路、曲線２が従来の抵抗結合形回路、曲線３が本
発明の抵抗結合形回路のスイツチング時間の一例
である。図示したように、本発明の回路のスイツ
チング時間は従来の抵抗結合形回路により速く、
量子干渉回路と同程度である。

〔発明の効果〕

本発明によれば、従来の抵抗結合形回路と同程
度の動作領域（しきい値特性）を有し、そのスイ
ツチング時間が従来のそれより速く、集積化に適
した電流注入形論理（AND）ゲート回路を提供
することができるという効果がある。

【図面の簡単な説明】

第１図は従来の量子干渉回路の回路図としきい
値特性を示す図、第２図は従来の抵抗結合形回路
の回路図としきい値特性を示す図、第３図は本発
明の抵抗結合形回路の実施例を示す回路図、第４
図は第３図の抵抗結合形回路のしきい値特性を示
す模式図、第５図はしきい値特性の具体例を示す
図、第６図は本発明の他の実施例を示す回路図、
第７図は量子干渉回路、従来の抵抗結合形回路、
および本発明の抵抗結合形回路のスイツチング時
間比較図である。 ４６，４７，７６，７７……入力電流の一部を
事前に出力側のジヨセフソン接合に流入するため
の抵抗。

Claims (1)

1. 【特許請求の範囲】 １ 一方が接地された第１、第２及び第３のジヨ
   セフソン接合と、該第１、第２及び第３のジヨセ
   フソン接合の他方間をそれぞれ接続した複数の抵
   抗と、該第１のジヨセフソン接合の他方に接続さ
   れた第１の入力線と、該第２のジヨセフソン接合
   の他方に接続された第２の入力線と、該第３のジ
   ヨセフソン接合の他方に接続された出力線とから
   なるジヨセフソン論理ゲート回路において、前記
   第１の入力線と前記第１のジヨセフソン接合の他
   方との間、前記第２の入力線と前記第２のジヨセ
   フソン接合の他方との間にそれぞれ抵抗を設け、
   前記第１及び第２の入力線と前記第３のジヨセフ
   ソン接合の他方との間をそれぞれ抵抗を介して接
   続したことを特徴とするジヨセフソン論理ゲート
   回路。 ２ 特許請求の範囲第１項において、上記第１、
   第２及び第３のジヨセフソン接合の他方間が３つ
   の抵抗のデルタ結線で接続されたことを特徴とす
   るジヨセフソン論理ゲート回路。 ３ 特許請求の範囲第１項において、上記第１、
   第２及び第３のジヨセフソン接合の他方間が３つ
   の抵抗のスター結線で接続されたことを特徴とす
   るジヨセフソン論理ゲート回路。