JPH0432089A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0432089A JPH0432089A JP2137371A JP13737190A JPH0432089A JP H0432089 A JPH0432089 A JP H0432089A JP 2137371 A JP2137371 A JP 2137371A JP 13737190 A JP13737190 A JP 13737190A JP H0432089 A JPH0432089 A JP H0432089A
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- terminal
- data
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- terminals
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000010586 diagram Methods 0.000 description 3
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- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体メモリ装置に関し、特に複数のデータ入
出力端子（１１０端子）を持つ半導体メモリ装置に関す
る。
出力端子（１１０端子）を持つ半導体メモリ装置に関す
る。
［従来の技術］
従来の半導体メモリ装置は、第２図に示すように、メモ
リセルアレイ１と、Ｉ１０端子１１０１〜１１０１６と
、各１７０端子１７０１〜ｌ１０１６とメモリセルアレ
イ】との間にそれぞれ設けたデータインバッファ回路１
１，２１． 〜８１，９１，１０１〜１６１及びデータ
アウトバッファ回路１２，２２． 〜８２．９２，１０
２〜１６２と、第１の書き込み制御信号入力端子（Ｗπ
端子）Ｗπ１と、第２のＷππ端子π２と、各データイ
ンバッファ回路１１゜２１〜８１と第１のＷπ端子Ｗπ
１との間に設けた第１の書き込み制御回路（Ｗ’Ｅ’制
御回路）２と、各データインバッファ回路９１，１０１
〜１６１と第２のＷＴ端子１２との間に設けた第２のＷ
π制御回路３とを有している。
リセルアレイ１と、Ｉ１０端子１１０１〜１１０１６と
、各１７０端子１７０１〜ｌ１０１６とメモリセルアレ
イ】との間にそれぞれ設けたデータインバッファ回路１
１，２１． 〜８１，９１，１０１〜１６１及びデータ
アウトバッファ回路１２，２２． 〜８２．９２，１０
２〜１６２と、第１の書き込み制御信号入力端子（Ｗπ
端子）Ｗπ１と、第２のＷππ端子π２と、各データイ
ンバッファ回路１１゜２１〜８１と第１のＷπ端子Ｗπ
１との間に設けた第１の書き込み制御回路（Ｗ’Ｅ’制
御回路）２と、各データインバッファ回路９１，１０１
〜１６１と第２のＷＴ端子１２との間に設けた第２のＷ
π制御回路３とを有している。
上記構成の半導体メモリ装置では、Ｉ１０端子１７０１
〜１７０８からメモリセルアレイ１へのデータ書き込み
は、Ｗπ端子Ｗπ１をロウレベルとすることにより可能
となる。一方、１１０端子ｌ１０９〜！１０１６からメ
モリセルアレイ１へのデータ書き込みは、Ｗ■端子Ｗ”
Ｅ−２をロウレベルとすることにより可能となる。また
、１１０端子１１０１〜１１０１６の全てからメモリセ
ルアレイ１へのデータ書き込みはＷπｉ子’Ｗ’Ｅ−１
とＷ■２をロウレベルとすることにより可能となる。
〜１７０８からメモリセルアレイ１へのデータ書き込み
は、Ｗπ端子Ｗπ１をロウレベルとすることにより可能
となる。一方、１１０端子ｌ１０９〜！１０１６からメ
モリセルアレイ１へのデータ書き込みは、Ｗ■端子Ｗ”
Ｅ−２をロウレベルとすることにより可能となる。また
、１１０端子１１０１〜１１０１６の全てからメモリセ
ルアレイ１へのデータ書き込みはＷπｉ子’Ｗ’Ｅ−１
とＷ■２をロウレベルとすることにより可能となる。
［発明が解決しようとする課題］
上記した従来の半導体メモリ装置は、２組の１１０端子
１１０１〜１１０８と１１０９〜ｌ１０１６のデータ書
き込み制御を２つのＷπ端子からの制御信号で行ってい
たため、１丁端子は１１０端子の組の数に応じた数だけ
必要となり、外部端子数の増力眠 さらにはそれに伴う
パッケージサイズの増加の問題点があった。
１１０１〜１１０８と１１０９〜ｌ１０１６のデータ書
き込み制御を２つのＷπ端子からの制御信号で行ってい
たため、１丁端子は１１０端子の組の数に応じた数だけ
必要となり、外部端子数の増力眠 さらにはそれに伴う
パッケージサイズの増加の問題点があった。
［課題を解決するための手段］
本発明の半導体メモリ装置は、複数のデータ入出力端子
と、各データ入出力端子とメモリセルアレイとの間に設
けられた複数のデータインバッファ回路と、各データイ
ンバッファ回路に接続された書き込み制御信号入力端子
とを備えた半導体メモリ装置において、データ入出力端
子を複数の組に分けて各組毎に書き込み制御回路を設け
、制御クロック、書き込み制御信号入力端子からの書き
込み制御信号及び特定のデータ入出力端子からのデータ
に基づいて書き込み制御回路により当該特定のデータ入
出力端子が属する組の全てのデータインバッファ回路を
制御して、当該特定のデータ入出力端子が属する組の全
てのデータ入出力端子からのデータ書き込みを不能とさ
せることを特徴とする。
と、各データ入出力端子とメモリセルアレイとの間に設
けられた複数のデータインバッファ回路と、各データイ
ンバッファ回路に接続された書き込み制御信号入力端子
とを備えた半導体メモリ装置において、データ入出力端
子を複数の組に分けて各組毎に書き込み制御回路を設け
、制御クロック、書き込み制御信号入力端子からの書き
込み制御信号及び特定のデータ入出力端子からのデータ
に基づいて書き込み制御回路により当該特定のデータ入
出力端子が属する組の全てのデータインバッファ回路を
制御して、当該特定のデータ入出力端子が属する組の全
てのデータ入出力端子からのデータ書き込みを不能とさ
せることを特徴とする。
すなわち、１１０端子組毎のデータ書き込み制御を、メ
モリ装置に従来から設けられている制御クロック端子か
らのクロック及び特定の１７０端子からの入力データを
利用して行うことにより、１丁端子を設することなく実
現している。
モリ装置に従来から設けられている制御クロック端子か
らのクロック及び特定の１７０端子からの入力データを
利用して行うことにより、１丁端子を設することなく実
現している。
［実施例］
本発明について図面を参照して説明する。
第１図は本発明の一実施例に係る半導体メモリ装置を示
すブロック図である。
すブロック図である。
図示のように、１１０端子１１０１． １１０２〜ｌ１
０８゜１１０９、 ｌ１０１０〜ｌ１０１６とメモリ
セルアレイ１との間にそれぞれデータインバッファ回路
１１，２１〜８１，９１，１０１〜１６１及びデータア
ウトバッファ回路１２．２２〜Ｂ２，９２，１０２〜１
６２が設けられている。
０８゜１１０９、 ｌ１０１０〜ｌ１０１６とメモリ
セルアレイ１との間にそれぞれデータインバッファ回路
１１，２１〜８１，９１，１０１〜１６１及びデータア
ウトバッファ回路１２．２２〜Ｂ２，９２，１０２〜１
６２が設けられている。
本実施例では１１０端子が１１０１． ｌ１０２〜１
７０８と１０９、ｌ１０１０〜１１０１６との２朝に分
けられ、特定の１７０端子としての１７０１と１１０９
にはそれぞれ書き込み制御回路１３と９３とが設けられ
ている。
７０８と１０９、ｌ１０１０〜１１０１６との２朝に分
けられ、特定の１７０端子としての１７０１と１１０９
にはそれぞれ書き込み制御回路１３と９３とが設けられ
ている。
データインバッファ回路１１．２１〜８１，９１．１０
１〜１６１及び書き込み制御回路１３゜９３には１丁端
子からｆｆｌ制御回路２を介して書き込み制御信号が入
力されており、前述した従来例とは異なって、ｆｆｌ端
子は１つとなっている。
１〜１６１及び書き込み制御回路１３゜９３には１丁端
子からｆｆｌ制御回路２を介して書き込み制御信号が入
力されており、前述した従来例とは異なって、ｆｆｌ端
子は１つとなっている。
また、制御クロック端子ＣＬから制御回路４を介して書
き込み制御回路１３．９３へ制御クロックが入力されて
いる。
き込み制御回路１３．９３へ制御クロックが入力されて
いる。
次に動作について説明する。まず、制御クロック端子Ｃ
Ｌがロウレベルになり、制御回路４が活性化した際、Ｗ
ｌ一端子がロウレベルでかつ１１０端子１１０１がロウ
レベルであれば、１１０端子１１０１〜１１０８がその
サイクルにおいて、書き込み不能となる。
Ｌがロウレベルになり、制御回路４が活性化した際、Ｗ
ｌ一端子がロウレベルでかつ１１０端子１１０１がロウ
レベルであれば、１１０端子１１０１〜１１０８がその
サイクルにおいて、書き込み不能となる。
また、同様に制御クロック端子ＣＬがロウレベルになり
、制御回路４か活性化した際、１丁端子がロウレベルて
かつ１１０端子１１０９がロウレベルであれば、１１０
端子１７０９〜ｌ１０１６がそのサイクルにおいて、書
き込み不能となる。従って、１つの１丁端子からの入力
信号と制御クロック端子ＣＬからの入力信号と特定の１
７０端子１１０１． １１０９からの入力データとによ
って、特定の１１０端子１１０１． １１０９を含むＩ
１０端子の朝のデータ書き込みを制御している。
、制御回路４か活性化した際、１丁端子がロウレベルて
かつ１１０端子１１０９がロウレベルであれば、１１０
端子１７０９〜ｌ１０１６がそのサイクルにおいて、書
き込み不能となる。従って、１つの１丁端子からの入力
信号と制御クロック端子ＣＬからの入力信号と特定の１
７０端子１１０１． １１０９からの入力データとによ
って、特定の１１０端子１１０１． １１０９を含むＩ
１０端子の朝のデータ書き込みを制御している。
尚、１１０端子力月１０１〜１１０３２あり、１１０端
子の組が１１０１〜ｌ１０８． １１０９〜１１０１６
． ｌ１０１７〜１０２４，１１０２５〜１１０３２
とした半導体メモリ装置においても、上記の実施例と同
様に、各１７０端子の鞘毎に書き込み制御用回路を備え
ることにより、各１７０端子の朝の書き込み制御が可能
である。
子の組が１１０１〜ｌ１０８． １１０９〜１１０１６
． ｌ１０１７〜１０２４，１１０２５〜１１０３２
とした半導体メモリ装置においても、上記の実施例と同
様に、各１７０端子の鞘毎に書き込み制御用回路を備え
ることにより、各１７０端子の朝の書き込み制御が可能
である。
［発明の効果コ
以上説明したように、本発明の半導体メモリ装置はデー
タ入出力端子を複数の組に分けて各組毎に書き込み制御
回路を設け、制御クロック、書き込み制御信号入力端子
から書き込み制御信号及び特定のデータ入出力端子から
のデータに基づいて書き込み制御回路により当該特定の
データ入出力端子が属する組の全てのデータインバッフ
ァ回路を制御して、当該特定のデータ入出力端子が属す
る組の全てのデータ入出力端子からのデータ書き込みを
不能とさせるようにしたため、外部端子たる書き込み制
御信号入力端子（Ｗ■端子）の増設を要することなく、
従ってパッケージサイズの増大を招くことなく、データ
入出力端子（１１０端子）の朝毎のデータ書き込み制御
を実現することができる。
タ入出力端子を複数の組に分けて各組毎に書き込み制御
回路を設け、制御クロック、書き込み制御信号入力端子
から書き込み制御信号及び特定のデータ入出力端子から
のデータに基づいて書き込み制御回路により当該特定の
データ入出力端子が属する組の全てのデータインバッフ
ァ回路を制御して、当該特定のデータ入出力端子が属す
る組の全てのデータ入出力端子からのデータ書き込みを
不能とさせるようにしたため、外部端子たる書き込み制
御信号入力端子（Ｗ■端子）の増設を要することなく、
従ってパッケージサイズの増大を招くことなく、データ
入出力端子（１１０端子）の朝毎のデータ書き込み制御
を実現することができる。
第１図は本発明の一実施例に係る半導体メモリ装置のブ
ロック図、第２図は従来の半導体メモリ装置のブロック
図である。 １０１〜ｌ１０１６・・・・・・・・・・１１０端子、
１１．２１〜８１゜ ９１．１０１〜１６１・・・・・データインバッファ回
路、 １２．２２〜８２゜ ９２．１０２〜１６２・・・・・・データアウトバッフ
ァ回路、 Ｗπ・・・・・・・・・・・１丁端子、ＣＬ・・・・・
・・・・・・制御クロック端子、１３・・・・・・・・
・１１０１〜１１０８の書き込み制御用回路、 ９３・・・・・・・・１１０９〜１１０１６の書き込み
制御用回路。
ロック図、第２図は従来の半導体メモリ装置のブロック
図である。 １０１〜ｌ１０１６・・・・・・・・・・１１０端子、
１１．２１〜８１゜ ９１．１０１〜１６１・・・・・データインバッファ回
路、 １２．２２〜８２゜ ９２．１０２〜１６２・・・・・・データアウトバッフ
ァ回路、 Ｗπ・・・・・・・・・・・１丁端子、ＣＬ・・・・・
・・・・・・制御クロック端子、１３・・・・・・・・
・１１０１〜１１０８の書き込み制御用回路、 ９３・・・・・・・・１１０９〜１１０１６の書き込み
制御用回路。
Claims (1)
- 複数のデータ入出力端子と、各データ入出力端子とメモ
リセルアレイとの間に設けられた複数のデータインバッ
ファ回路と、各データインバッファ回路に接続された書
き込み制御信号入力端子とを備えた半導体メモリ装置に
おいて、データ入出力端子を複数の組に分けて各組毎に
書き込み制御回路を設け、制御クロック、書き込み制御
信号入力端子からの書き込み制御信号及び特定のデータ
入出力端子からのデータに基づいて書き込み制御回路に
より当該特定のデータ入出力端子が属する組の全てのデ
ータインバッファ回路を制御して、当該特定のデータ入
出力端子が属する組の全てのデータ入出力端子からのデ
ータ書き込みを不能とさせることを特徴とする半導体メ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137371A JPH0432089A (ja) | 1990-05-28 | 1990-05-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137371A JPH0432089A (ja) | 1990-05-28 | 1990-05-28 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0432089A true JPH0432089A (ja) | 1992-02-04 |
Family
ID=15197125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2137371A Pending JPH0432089A (ja) | 1990-05-28 | 1990-05-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0432089A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5930181A (en) * | 1997-01-31 | 1999-07-27 | Nec Corporation | Semiconductor memory device with write-switch signal output circuits using complementary write data signals |
-
1990
- 1990-05-28 JP JP2137371A patent/JPH0432089A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5930181A (en) * | 1997-01-31 | 1999-07-27 | Nec Corporation | Semiconductor memory device with write-switch signal output circuits using complementary write data signals |
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