JPH04362811A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04362811A JPH04362811A JP3138006A JP13800691A JPH04362811A JP H04362811 A JPH04362811 A JP H04362811A JP 3138006 A JP3138006 A JP 3138006A JP 13800691 A JP13800691 A JP 13800691A JP H04362811 A JPH04362811 A JP H04362811A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- output terminal
- turned
- drive circuit
- gate drive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、ＭＯＳトランジスタを二つの直列に並べたプッシュ
プル回路に関する。
に、ＭＯＳトランジスタを二つの直列に並べたプッシュ
プル回路に関する。
【０００２】
【従来の技術】従来、この種の半導体装置は、図６に示
すように第一のＭＯＳトランジスタ１、第二のＭＯＳト
ランジスタ２を駆動するゲートドライブ回路３、３’が
第一のＮｃｈＭＯＳトランジスタ１と第二のＮｃｈＭＯ
Ｓトランジスタ２のゲートにそれぞれ接続されており、
ゲートドライブ回路のコントロール信号のみで第一およ
び第二のＮｃｈＭＯＳトランジスタを駆動していた。
すように第一のＭＯＳトランジスタ１、第二のＭＯＳト
ランジスタ２を駆動するゲートドライブ回路３、３’が
第一のＮｃｈＭＯＳトランジスタ１と第二のＮｃｈＭＯ
Ｓトランジスタ２のゲートにそれぞれ接続されており、
ゲートドライブ回路のコントロール信号のみで第一およ
び第二のＮｃｈＭＯＳトランジスタを駆動していた。
【０００３】また実際に使用する際には、図５に示すよ
うに、第三のＭＯＳトランジスタ１３および第四のＭＯ
Ｓトランジスタ１４を用いてＨブリッジ回路を構成させ
ていた。
うに、第三のＭＯＳトランジスタ１３および第四のＭＯ
Ｓトランジスタ１４を用いてＨブリッジ回路を構成させ
ていた。
【０００４】通常動作させる時には、対角のゲートドラ
イブ回路を同時に“オン”、“オフ”させて負荷を駆動
していた。
イブ回路を同時に“オン”、“オフ”させて負荷を駆動
していた。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置は、図４に示したように、相切替時
に第一のＭＯＳトランジスタ１と第二のＭＯＳトランジ
スタ２が同時に“オン”している状態ができるために、
電源端子１１から接地端子１２へ過渡電流（貫通電流：
Ｉｍ数百ｍＡ〜数十Ａ）が流れてしまう欠点があった。
た従来の半導体装置は、図４に示したように、相切替時
に第一のＭＯＳトランジスタ１と第二のＭＯＳトランジ
スタ２が同時に“オン”している状態ができるために、
電源端子１１から接地端子１２へ過渡電流（貫通電流：
Ｉｍ数百ｍＡ〜数十Ａ）が流れてしまう欠点があった。
【０００６】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記諸欠点を解消することを可能とした新規な半導
体装置を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記諸欠点を解消することを可能とした新規な半導
体装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置は貫通電流Ｉｍを防止する
ように、一方のＭＯＳトランジスタが動作している時に
は、他方のＭＯＳトランジスタを不動作状態にするため
の装置を備えて構成されている。
に、本発明に係る半導体装置は貫通電流Ｉｍを防止する
ように、一方のＭＯＳトランジスタが動作している時に
は、他方のＭＯＳトランジスタを不動作状態にするため
の装置を備えて構成されている。
【０００８】
【実施例】次に本発明をその好ましい各実施例について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【０００９】図１は本発明による第一の実施例を示すブ
ロック構成図である。
ロック構成図である。
【００１０】図１を参照するに、１、２はＮチャネル（
以下Ｎｃｈと記す）のＭＯＳトランジスタ、３、３’は
ＮｃｈのＭＯＳトランジスタ１、２のゲートをそれぞれ
駆動させるゲートドライブ回路である。ゲートドライブ
回路３、３’の出力端子８、８’はインバータ６’、６
の入力にそれぞれ接続され、さらにインバータ６’、６
の出力はＡＮＤゲート５’、５の片方の入力にそれぞれ
接続され、ＡＮＤゲート５’、５の他方の入力には出力
制御信号回路４の出力端子１０’、１０がそれぞれ接続
されている。ＡＮＤゲ−ト５、５’の出力はゲートドラ
イブ回路３、３’の入力端子９、９’にそれぞれ接続さ
れている。
以下Ｎｃｈと記す）のＭＯＳトランジスタ、３、３’は
ＮｃｈのＭＯＳトランジスタ１、２のゲートをそれぞれ
駆動させるゲートドライブ回路である。ゲートドライブ
回路３、３’の出力端子８、８’はインバータ６’、６
の入力にそれぞれ接続され、さらにインバータ６’、６
の出力はＡＮＤゲート５’、５の片方の入力にそれぞれ
接続され、ＡＮＤゲート５’、５の他方の入力には出力
制御信号回路４の出力端子１０’、１０がそれぞれ接続
されている。ＡＮＤゲ−ト５、５’の出力はゲートドラ
イブ回路３、３’の入力端子９、９’にそれぞれ接続さ
れている。
【００１１】出力制御信号回路４の出力端子１０、１０
’の信号をそれぞれ“０”および“１”、ゲートドライ
ブ回路３、３’の出力端子８、８’の信号をそれぞれ“
０”および“１”と設定したときに、ＮｃｈＭＯＳトラ
ンジスタ１は“オン”、ＮｃｈＭＯＳトランジスタ２は
“オフ”である。次に出力端子１０、１０’の信号がそ
れぞれ“０→１”および“１→０”に変化するとき、ゲ
ートドライブ回路３の出力端子８の電位はゲートドライ
ブ回路３’の出力端子８’のゲート電位がある一定の電
圧以下に下がるまで“０→１”に変化できず、第一のＮ
ｃｈＭＯＳトランジスタ１は“オフ”状態のままである
。従って第二のＮｃｈＭＯＳトランジスタ２が“オフ”
する前に第二のＭＯＳトランジスタ１が“オン”するこ
とがないので貫通電流を防ぐことが可能である。
’の信号をそれぞれ“０”および“１”、ゲートドライ
ブ回路３、３’の出力端子８、８’の信号をそれぞれ“
０”および“１”と設定したときに、ＮｃｈＭＯＳトラ
ンジスタ１は“オン”、ＮｃｈＭＯＳトランジスタ２は
“オフ”である。次に出力端子１０、１０’の信号がそ
れぞれ“０→１”および“１→０”に変化するとき、ゲ
ートドライブ回路３の出力端子８の電位はゲートドライ
ブ回路３’の出力端子８’のゲート電位がある一定の電
圧以下に下がるまで“０→１”に変化できず、第一のＮ
ｃｈＭＯＳトランジスタ１は“オフ”状態のままである
。従って第二のＮｃｈＭＯＳトランジスタ２が“オフ”
する前に第二のＭＯＳトランジスタ１が“オン”するこ
とがないので貫通電流を防ぐことが可能である。
【００１２】図２は本発明による第二の実施例を示すブ
ロック構成図である。
ロック構成図である。
【００１３】図２を参照するに、この第二の実施例は、
図１に示された第一の実施例よりインバータ６’及びＡ
ＮＤゲ−ト５’を削除した回路である。第一のＮｃｈＭ
ＯＳトランジスタ１のソースは接続端子に接続されてい
るが、第２のＭＯＳトランジスタ２のソースは接地端子
に接続されているために、第二のＮｃｈＭＯＳトランジ
スタ２は第一のＮｃｈＭＯＳトランジスタ１に比べ“オ
フ”スピードが遅くなる。従って、第一のＮｃｈＭＯＳ
トランジスタ１が“オン”する前に第二のＮｃｈＭＯＳ
トランジスタ２を“オフ”させることができれば貫通電
流を防止することができるので、インバータ６’および
ＡＮＤゲ−ト５’を削除しても実質的に貫通電流を防止
することができる。
図１に示された第一の実施例よりインバータ６’及びＡ
ＮＤゲ−ト５’を削除した回路である。第一のＮｃｈＭ
ＯＳトランジスタ１のソースは接続端子に接続されてい
るが、第２のＭＯＳトランジスタ２のソースは接地端子
に接続されているために、第二のＮｃｈＭＯＳトランジ
スタ２は第一のＮｃｈＭＯＳトランジスタ１に比べ“オ
フ”スピードが遅くなる。従って、第一のＮｃｈＭＯＳ
トランジスタ１が“オン”する前に第二のＮｃｈＭＯＳ
トランジスタ２を“オフ”させることができれば貫通電
流を防止することができるので、インバータ６’および
ＡＮＤゲ−ト５’を削除しても実質的に貫通電流を防止
することができる。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
ＭＯＳトランジスタを二つ直列に並べたプッシュプル回
路において、第一のＭＯＳトランジスタの第一のゲート
ドライブ回路の出力端子を、インバータゲートおよびＡ
ＮＤゲートを通して第二のゲートドライブ回路の入力端
子に接続させたことにより、ソース側及びシンク側のＭ
ＯＳトランジスタが同時に“オン”状態にならないため
に、図４に示すように電源から接地端子に過渡的に流れ
る貫通電流を防ぐことができるという効果が得られる。
ＭＯＳトランジスタを二つ直列に並べたプッシュプル回
路において、第一のＭＯＳトランジスタの第一のゲート
ドライブ回路の出力端子を、インバータゲートおよびＡ
ＮＤゲートを通して第二のゲートドライブ回路の入力端
子に接続させたことにより、ソース側及びシンク側のＭ
ＯＳトランジスタが同時に“オン”状態にならないため
に、図４に示すように電源から接地端子に過渡的に流れ
る貫通電流を防ぐことができるという効果が得られる。
【図１】本発明による第一の実施例を示すブロック構成
図である。
図である。
【図２】本発明による第二の実施例を示すブロック構成
図である。
図である。
【図３】従来の回路ブロックにおける電源電流波形図で
ある。
ある。
【図４】本発明の回路ブロックにおける電源電流波形図
である。
である。
【図５】Ｈブリッジ回路図である。
【図６】従来の回路ブロック図である。
１…第一のＮｃｈＭＯＳトランジスタ
２…第二のＮｃｈＭＯＳトランジスタ
３、３’、２３、２３’…ゲートドライブ回路４…出力
制御信号回路 ５、５’…ＡＮＤゲート ６、６’…インバータ ７…第一の出力端子 ８、８’…ゲートドライブ回路の出力端子９、９’…ゲ
ートドライブ回路の入力端子１０、１０’…出力制御信
号回路の出力端子１１…電源端子 １２…接地端子 １３…第三のＮｃｈＭＯＳトランジスタ１４…第四のＮ
ｃｈＭＯＳトランジスタ１５…第二の出力端子
制御信号回路 ５、５’…ＡＮＤゲート ６、６’…インバータ ７…第一の出力端子 ８、８’…ゲートドライブ回路の出力端子９、９’…ゲ
ートドライブ回路の入力端子１０、１０’…出力制御信
号回路の出力端子１１…電源端子 １２…接地端子 １３…第三のＮｃｈＭＯＳトランジスタ１４…第四のＮ
ｃｈＭＯＳトランジスタ１５…第二の出力端子
Claims (2)
- 【請求項１】 ドレインが電源端子に接続されソース
が出力端子に接続されゲートが第一のゲートドライブ回
路の出力端子に接続される第一のＭＯＳトランジスタと
、ドレインが前記出力端子に接続されソースが接地端子
に接続されゲートが第二のゲートドライブ回路の出力端
子に接続される第二のＭＯＳトランジスタとを含む半導
体装置において、前記第二のゲートドライブ回路の出力
端子が第一のインバータゲートおよび第一のＡＮＤゲー
トを通して前記第一のゲートドライブ回路の入力端子に
接続されることを特徴とする半導体装置。 - 【請求項２】 前記第一のゲートドライブ回路の出力
端子が第二のインバータゲート及び第二のＡＮＤゲート
を通して前記第二のゲートドライブ回路の入力端子に接
続されることを更に特徴とする請求項１に記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3138006A JPH04362811A (ja) | 1991-06-10 | 1991-06-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3138006A JPH04362811A (ja) | 1991-06-10 | 1991-06-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04362811A true JPH04362811A (ja) | 1992-12-15 |
Family
ID=15211861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3138006A Pending JPH04362811A (ja) | 1991-06-10 | 1991-06-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04362811A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0634838A1 (en) * | 1993-06-15 | 1995-01-18 | Texas Instruments Deutschland Gmbh | Circuit assembly for controlling a MOS field effect transistor push-pull stage |
-
1991
- 1991-06-10 JP JP3138006A patent/JPH04362811A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0634838A1 (en) * | 1993-06-15 | 1995-01-18 | Texas Instruments Deutschland Gmbh | Circuit assembly for controlling a MOS field effect transistor push-pull stage |
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