JPH0445574A - マスタスライス型半導体集積回路装置 - Google Patents
マスタスライス型半導体集積回路装置Info
- Publication number
- JPH0445574A JPH0445574A JP2154363A JP15436390A JPH0445574A JP H0445574 A JPH0445574 A JP H0445574A JP 2154363 A JP2154363 A JP 2154363A JP 15436390 A JP15436390 A JP 15436390A JP H0445574 A JPH0445574 A JP H0445574A
- Authority
- JP
- Japan
- Prior art keywords
- input
- transistor
- nch
- transistors
- diffusion region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マスタスライス型集積回路に係わり、プルダ
ウン抵抗用トランジスタの構成に関するものである。
ウン抵抗用トランジスタの構成に関するものである。
（従来の技術）
配線工程のみの変更により専用論理回路を実現するマス
タスライス型ゲートアレイに於いて、実現した専用論理
回路がｖｄｄの電位を基準にして動作する回路の場合、
該回路への入力電位が固定しない入力端子に於いて該回
路の動作に関係しない固定入力電圧を入力するため入力
端子にチップ外部に存在する抵抗またはチップ内部に存
在する固定の抵抗または固定のトランジスタを１個のみ
使用して電気的にｖｓｓの電位を供給する方法が存在す
る。
タスライス型ゲートアレイに於いて、実現した専用論理
回路がｖｄｄの電位を基準にして動作する回路の場合、
該回路への入力電位が固定しない入力端子に於いて該回
路の動作に関係しない固定入力電圧を入力するため入力
端子にチップ外部に存在する抵抗またはチップ内部に存
在する固定の抵抗または固定のトランジスタを１個のみ
使用して電気的にｖｓｓの電位を供給する方法が存在す
る。
（発明が解決しようとする課題）
しかし、従来の技術に於ける方法でチップ外部の抵抗を
前記入力端子に電気的に接続する場合チップ周辺の配線
が複雑になりチップを含めた実装効率が低下する。また
、チップ内部に存在する抵抗及びトランジスタを１個の
み使用して前記入力端子に電気的に接続する場合前記入
力端子に接続する抵抗またはトランジスタの有する抵抗
値をマスタスライス型ゲートアレイで専用論理回路を実
現する場合の配線工程のみで変更することは困難である
という問題点を有する。
前記入力端子に電気的に接続する場合チップ周辺の配線
が複雑になりチップを含めた実装効率が低下する。また
、チップ内部に存在する抵抗及びトランジスタを１個の
み使用して前記入力端子に電気的に接続する場合前記入
力端子に接続する抵抗またはトランジスタの有する抵抗
値をマスタスライス型ゲートアレイで専用論理回路を実
現する場合の配線工程のみで変更することは困難である
という問題点を有する。
そこで本発明はこのような問題点を解決するもので、其
の目的とするところは、マスタスライス型ゲートアレイ
で専用論理回路を実現する場合の配線工程のみで抵抗値
を変更することができるトランジスタ構成を提供するこ
とが目的である。
の目的とするところは、マスタスライス型ゲートアレイ
で専用論理回路を実現する場合の配線工程のみで抵抗値
を変更することができるトランジスタ構成を提供するこ
とが目的である。
（課題を解決するための手段）
本発明のマスタスライス型半導体集積回路装置は、
ａ）論理を構成する基本セル及び入出力論理を構成する
基本セルが規則的に配置されるマスタスライス方式のゲ
ートアレイに於ける前記入出力論理を構成する基本セル
内に、 ｂ）チップ外部からの信号が入力される入力端子とゲー
ト電極が金属配線により電気的に接続するＰｃｈ ｌ−
ランジスタ及びＮｃｈ ）−ランジスタと、 Ｃ）電気的に分離されたソース拡散領域及び電気的ｌご
分離されたドレイン拡散領域を有しゲート電極がｖｄｄ
の電位に固定されたＮｃｈトランジスタを複数個有し、 ｄ）前記Ｎｃｈトランジスタのチャネル方向が前記入力
端子−と前記ゲート電極を電気的に接続する前記金属配
線の方向と平行な配置関係にあり、 ｅ）ゲート電極をｖｄｄに固定された複数個の前記Ｎｃ
ｈトランジスタのうち１個以上の前記Ｎｃｈｌ−ランジ
スタのソース領域をｖｓｓの電位に固定し、１個以上の
Ｎｃｈトランジスタのドレイン領域と前記入力端子を電
気的に接続することを特徴とする。
基本セルが規則的に配置されるマスタスライス方式のゲ
ートアレイに於ける前記入出力論理を構成する基本セル
内に、 ｂ）チップ外部からの信号が入力される入力端子とゲー
ト電極が金属配線により電気的に接続するＰｃｈ ｌ−
ランジスタ及びＮｃｈ ）−ランジスタと、 Ｃ）電気的に分離されたソース拡散領域及び電気的ｌご
分離されたドレイン拡散領域を有しゲート電極がｖｄｄ
の電位に固定されたＮｃｈトランジスタを複数個有し、 ｄ）前記Ｎｃｈトランジスタのチャネル方向が前記入力
端子−と前記ゲート電極を電気的に接続する前記金属配
線の方向と平行な配置関係にあり、 ｅ）ゲート電極をｖｄｄに固定された複数個の前記Ｎｃ
ｈトランジスタのうち１個以上の前記Ｎｃｈｌ−ランジ
スタのソース領域をｖｓｓの電位に固定し、１個以上の
Ｎｃｈトランジスタのドレイン領域と前記入力端子を電
気的に接続することを特徴とする。
（実施例）
第１図に従来の構造によるプルダウン用トランジスタと
入力端子及び該入力端子と電気的に接続するトランジス
タの論理回路図を示す。チップ外部から入力される信号
は前記入力端子１０４がらＰｃｈ トランジスタ１０２
のゲート電極及びＮｃｈトランジスタ１０３のゲート１
ｉＥｌｉへ入力された状態に於いてドレイン拡散領域を
入力端子に電気的に接続される。従って、プルダウン用
トランジスタの抵抗値は一定である。
入力端子及び該入力端子と電気的に接続するトランジス
タの論理回路図を示す。チップ外部から入力される信号
は前記入力端子１０４がらＰｃｈ トランジスタ１０２
のゲート電極及びＮｃｈトランジスタ１０３のゲート１
ｉＥｌｉへ入力された状態に於いてドレイン拡散領域を
入力端子に電気的に接続される。従って、プルダウン用
トランジスタの抵抗値は一定である。
第２図に本発明のプルダウン用トランジスタの論理回路
図を示し、第３図に本発明のプルダウン用トランジスタ
の配置図を示す、第２図の２０１は２０２．２０４．２
０５の複数個のプルダウン用トランジスタ全体を示す、
Ｎｃｈ）ランジスタ２０２の電位ｖｓ５は第３図のビア
３０８と金属配線３０９により拡散領域３０７のソース
領域に接続されるｖｓｓ、２０７は第３図中の拡散領域
３０７のドレイン領域に相当する。各々第２図に於ける
２０３．２０６．２０８．２０９の端子は第３図の拡散
領域３０６．３０５のソースｇ域またはドレイン領域に
相当する。また、第３図に於いてゲートｉＥ［１３０２
，３０３，３０４はｖｄｄの電位を供給されている。本
発明では前記入力端子と前記Ｐｃｈトランジスタのゲー
トｉｉｉ及び前記Ｎｃｈ）ランジスタのゲート１ｉｌｉ
の接続用金属配線３０１（以下、入力金属配線層）に対
して前記Ｎｃｈ トランジスタの拡散領域３０５．３０
６．３０７はチャネル方向が平行となる方向に配置され
る。また、第３図では前記拡散領域３０７のソース領域
をｖｓｓの電位に固定する例である。
図を示し、第３図に本発明のプルダウン用トランジスタ
の配置図を示す、第２図の２０１は２０２．２０４．２
０５の複数個のプルダウン用トランジスタ全体を示す、
Ｎｃｈ）ランジスタ２０２の電位ｖｓ５は第３図のビア
３０８と金属配線３０９により拡散領域３０７のソース
領域に接続されるｖｓｓ、２０７は第３図中の拡散領域
３０７のドレイン領域に相当する。各々第２図に於ける
２０３．２０６．２０８．２０９の端子は第３図の拡散
領域３０６．３０５のソースｇ域またはドレイン領域に
相当する。また、第３図に於いてゲートｉＥ［１３０２
，３０３，３０４はｖｄｄの電位を供給されている。本
発明では前記入力端子と前記Ｐｃｈトランジスタのゲー
トｉｉｉ及び前記Ｎｃｈ）ランジスタのゲート１ｉｌｉ
の接続用金属配線３０１（以下、入力金属配線層）に対
して前記Ｎｃｈ トランジスタの拡散領域３０５．３０
６．３０７はチャネル方向が平行となる方向に配置され
る。また、第３図では前記拡散領域３０７のソース領域
をｖｓｓの電位に固定する例である。
第４図に本発明による２個のＮｃｈ）ランジスタの直列
接続のレイアウト例、また第５図に本発明による２個の
Ｎｃｈ トランジスタの並列接続のレイアウト例を示す
。第４図に於いてゲート電極４０２．４０３及び拡散領
域４０４．４０５から構成される２個の前記Ｎｃｈ ｌ
−ランジスタは該チャネル方向が前記入力金属配線４０
１に対して平行に配置される。また４０６は金属配線、
４０７はビアを示し、第５図中の５０１．５０２１０．
。
接続のレイアウト例、また第５図に本発明による２個の
Ｎｃｈ トランジスタの並列接続のレイアウト例を示す
。第４図に於いてゲート電極４０２．４０３及び拡散領
域４０４．４０５から構成される２個の前記Ｎｃｈ ｌ
−ランジスタは該チャネル方向が前記入力金属配線４０
１に対して平行に配置される。また４０６は金属配線、
４０７はビアを示し、第５図中の５０１．５０２１０．
。
５０７は第４図の４０１．４０２１．、．４０７に相当
する。第４図に於いて２個のＮｃｈトランジスタはとア
、金属配線から構成される４０９のパターンにより拡散
領域４０５のドレイン領域と拡散領域４０４のソース領
域が接続されビア、金属配線から構成される４０８のパ
ターンにより拡散領域４０４のドレイン領域は前記入力
金属配線４０１に接続される。Ｎｃｈ ）ランジスタは
抵抗を有する素子であるため直列接続によりｖｓｓの電
位を有する拡散領域と前記入力金属配線４０１の抵抗値
は該Ｎｃｈトランジスタの有する抵抗値の２倍になる。
する。第４図に於いて２個のＮｃｈトランジスタはとア
、金属配線から構成される４０９のパターンにより拡散
領域４０５のドレイン領域と拡散領域４０４のソース領
域が接続されビア、金属配線から構成される４０８のパ
ターンにより拡散領域４０４のドレイン領域は前記入力
金属配線４０１に接続される。Ｎｃｈ ）ランジスタは
抵抗を有する素子であるため直列接続によりｖｓｓの電
位を有する拡散領域と前記入力金属配線４０１の抵抗値
は該Ｎｃｈトランジスタの有する抵抗値の２倍になる。
第５図に於いては２個のＮｃｈトランジスタはビア、及
び金属配線から構成される５０８のパターンにより拡散
領域５０５のソース領域と拡散領域５０４のソース領域
が接続され、とア、金属配線から構成される５０９のパ
ターンにより拡散領域５０５のドレイン領域、拡散領域
５０４のドレイン領域は前記入力金属配ｗＡ５０１に接
続される。並列接続によりｖｓ５の電位を有する拡散領
域と前記入力金属配線層５０１０間の抵抗値は該Ｎｃｈ
）ランジスタの有する抵抗値の１／２倍になる。
び金属配線から構成される５０８のパターンにより拡散
領域５０５のソース領域と拡散領域５０４のソース領域
が接続され、とア、金属配線から構成される５０９のパ
ターンにより拡散領域５０５のドレイン領域、拡散領域
５０４のドレイン領域は前記入力金属配ｗＡ５０１に接
続される。並列接続によりｖｓ５の電位を有する拡散領
域と前記入力金属配線層５０１０間の抵抗値は該Ｎｃｈ
）ランジスタの有する抵抗値の１／２倍になる。
前記４０８．４０９．５０８．５０９のパターンはマス
タスライス型半導体集積回路装置に於いて配線工程のみ
で製造できる。また、該パターンは前記入力金属配線層
に対して垂直方向のみの単純パターンであり他の論理を
構成する配線に対して影響することなく抵抗値を変更す
ることが可能である。
タスライス型半導体集積回路装置に於いて配線工程のみ
で製造できる。また、該パターンは前記入力金属配線層
に対して垂直方向のみの単純パターンであり他の論理を
構成する配線に対して影響することなく抵抗値を変更す
ることが可能である。
（発明の効果）
以上記したように本発明によれば、電位ｖｄｄを基準に
した論理回路に於いて入力信号のない場合常に入力端子
の電位をＶＳＳに保ち、回路の入力信号の１！流量に応
じて電位ｖｓｓを電位ｖｄｄにする抵抗値を配線工程の
みで変更することができる。また、本発明のトランジス
タの配置構造により他の論理構成の配線に対して影響な
く前記抵抗値を変更できるという効果を有する。
した論理回路に於いて入力信号のない場合常に入力端子
の電位をＶＳＳに保ち、回路の入力信号の１！流量に応
じて電位ｖｓｓを電位ｖｄｄにする抵抗値を配線工程の
みで変更することができる。また、本発明のトランジス
タの配置構造により他の論理構成の配線に対して影響な
く前記抵抗値を変更できるという効果を有する。
第１図は従来の構造によるプルダウン用トランジスタと
入力端子及び該入力端子と電気的に接続するトランジス
タの論理回路図である。第２図は本発明のプルダウン用
トランジスタの論理回路図であり、第３図は本発明のプ
ルダウン用トランジスタの配置図である。第４図は本発
明による２個のＮｃｈトランジスタの直列接続のレイア
ウト例を示す図、第５図は本発明による２個のＮｃｈト
ランジスタの並列接続のレイアウト例を示す図である。 １０１．２０２．２０４．２０５ 、、 プルダウ
ン用Ｎｃｈトランジスタ １０４ 、、 入力端子 １０５ 、、 出力端子 １０２ 、、 入力信号受けＰｃｈ ｌ−ランジス
タ １０３ 、、 入力信号受けＮｃｈトランジスタ ２０３、２０６、２０７、２０８、２０９プルダウン用
Ｎｃｈトランジスタソース領域及び拡散領域端子 ３０１．４０１．５０１ 、、 入力金属配線３０
２．３０３．３０４．４０２．４０３．５０２．５０３
、、 プルダウン用Ｎｃｈ）ランジスタゲート電
極 ３０５、３０６、３０７、４０４、４０５、５０４．５
０５ 、、 プルダウン用Ｎｃｈ トランジスタ拡
散領域 ３０８．４０７．５０７ 、、ビア ３０９．３１０．３１１．３１２．４０６．５０６
、、 金属配線 ４０８、４０９、５０８、５０９ 、 直列、並
列接続用配線パターン 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部 化１名 第１図 第２図 ３０４ ３０［１ 第３１１！ｌ 第４図 第５図
入力端子及び該入力端子と電気的に接続するトランジス
タの論理回路図である。第２図は本発明のプルダウン用
トランジスタの論理回路図であり、第３図は本発明のプ
ルダウン用トランジスタの配置図である。第４図は本発
明による２個のＮｃｈトランジスタの直列接続のレイア
ウト例を示す図、第５図は本発明による２個のＮｃｈト
ランジスタの並列接続のレイアウト例を示す図である。 １０１．２０２．２０４．２０５ 、、 プルダウ
ン用Ｎｃｈトランジスタ １０４ 、、 入力端子 １０５ 、、 出力端子 １０２ 、、 入力信号受けＰｃｈ ｌ−ランジス
タ １０３ 、、 入力信号受けＮｃｈトランジスタ ２０３、２０６、２０７、２０８、２０９プルダウン用
Ｎｃｈトランジスタソース領域及び拡散領域端子 ３０１．４０１．５０１ 、、 入力金属配線３０
２．３０３．３０４．４０２．４０３．５０２．５０３
、、 プルダウン用Ｎｃｈ）ランジスタゲート電
極 ３０５、３０６、３０７、４０４、４０５、５０４．５
０５ 、、 プルダウン用Ｎｃｈ トランジスタ拡
散領域 ３０８．４０７．５０７ 、、ビア ３０９．３１０．３１１．３１２．４０６．５０６
、、 金属配線 ４０８、４０９、５０８、５０９ 、 直列、並
列接続用配線パターン 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部 化１名 第１図 第２図 ３０４ ３０［１ 第３１１！ｌ 第４図 第５図
Claims (1)
- 【特許請求の範囲】 ａ）論理を構成する基本セル及び入出力論理を構成する
基本セルが規則的に配置されるマスタスライス方式のゲ
ートアレイに於ける前記入出力論理を構成する基本セル
内に、 ｂ）チップ外部からの信号が入力される入力端子とゲー
ト電極が金属配線により電気的に接続するＰｃｈトラン
ジスタ及びＮｃｈトランジスタと、 ｃ）電気的に分離されたソース拡散領域及び電気的に分
離されたドレイン拡散領域を有しゲート電極がｖｄｄの
電位に固定されたＮｃｈトランジスタを複数個有し、 ｄ）前記Ｎｃｈトランジスタのチャネル方向が前記入力
端子と前記ゲート電極を電気的に接続する前記金属配線
の方向と平行な配置関係にあり、 ｅ）ゲート電極をｖｄｄに固定された複数個の前記Ｎｃ
ｈトランジスタのうち１個以上の前記Ｎｃｈトランジス
タのソース領域をｖｓｓの電位に固定し、１個以上のＮ
ｃｈトランジスタのドレイン領域と前記入力端子を電気
的に接続することを特徴とするマスタスライス型半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154363A JPH0445574A (ja) | 1990-06-13 | 1990-06-13 | マスタスライス型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154363A JPH0445574A (ja) | 1990-06-13 | 1990-06-13 | マスタスライス型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0445574A true JPH0445574A (ja) | 1992-02-14 |
Family
ID=15582523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2154363A Pending JPH0445574A (ja) | 1990-06-13 | 1990-06-13 | マスタスライス型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0445574A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6725868B2 (en) * | 2000-11-14 | 2004-04-27 | Tokyo Electron Limited | Liquid processing apparatus |
-
1990
- 1990-06-13 JP JP2154363A patent/JPH0445574A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6725868B2 (en) * | 2000-11-14 | 2004-04-27 | Tokyo Electron Limited | Liquid processing apparatus |
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