JPH0456331A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置、特に論理回路を構成する論理素子に関し、
素子１個あたりの占有面積を従来に比べて縮小できる論
理素子構造を提供することを目的とし、−導電型の半導
体基板の第１の主面上に選択的に形成された素子分離絶
縁膜と、該第１の主面上に形成されたゲート電極と、該
ゲート電極に隣接し該第１の主面の該半導体基板内に形
成された反対導電型の第１のソース・ドレイン領域と、
該半導体基板の該第１の主面に対向する第２の主面に形
成された反対導電型の第２のソース・ドレイン領域と、
該第１のソース・ドレイン領域と電気的に接続する負荷
抵抗層と、該負荷抵抗層と電気的に接続する第１の電極
・配線層と、該第１のソース・ドレイン領域と電気的に
接続する第２の電極・配線層とから構成され、該第１の
電極・配線層に第１の電源電圧を接続し、該第２のソー
ス・ドレイン領域に第２の電源電圧を接続した状態で、
該ゲート電極に入力信号を入れ、該第２の電極配線層か
ら出力信号を取り出すように構成する。

〔産業上の利用分野〕

本発明は半導体装置、特に論理回路を構成する論理素子
に関する。

近年のＩＣの高集積化の要求に伴い、半導体素子の微細
化が求められている。そのため半導体集積回路、特に論
理回路を構成する論理素子も素子１個あたりの面積を縮
小する必要がある。

〔従来の技術〕

従来の論理回路に用いられていた論理素子でＭＯＳ（Ｍ
ｅｔａｌ　　０ｘｉｄｅ　　Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ）構造を有するトランジスタの模式図を第７図（ａ）
に示す。図中、１はソース、２はドレイン、３はゲート
である。このように、従来のＭＯＳ）ランジスタは３端
子構造をなしており、ソース１からドレイン２へ流れる
キャリアをゲート３及び基板の電位を用いて制御する。

第７図（ｂ）は第７図（ａ）の等価回路である。第７図
（ａ）で示したものと同一のものは同一の番号で示しで
ある。

現在用いられているＭＯ３型ＩＣは上に示したＭＯＳ！
−ランジスタを組み合わせて作られている。

例として、最も簡単な論理素子であるＮＯＴ　（インバ
ータ）回路を第８図に示す。第８図（ａ）は負荷抵抗型
インバータとよばれている。■８．．は入力電圧、■。

、ｔは出力電圧、ＶＤＤは電源電圧、Ｒは負荷抵抗を表
している。Ｖ　ｉｆｉにＨｉｇｈ　（以後、Ｈと記す）
、例えば５■が印加されると■。ｕ’ＬはＯＶ　（＝Ｌ
ｏｗ、以後りと記す）になり、■よ、、にＬ（＝ＯＶ）
が印加されるとＶ。ｕＬは５■になる。

次にこの断面図を第８図（ｂ）に示す。（ａ）図と比較
してもわかるとおり、ソース領域１はグラウンド（ＧＮ
Ｄ）におちており、一方ドレイン領域２はポリシリコン
からなる負荷抵抗層９と接続している。負荷抵抗層９は
（ａ）図ではＲで表され、第１の電極・配線層１２から
の電源電圧■。。

を受けている。また、製造工程の途中、ドレイン領域２
上で第１の眉間絶縁膜８に選択的に窓開けがなされ（図
示せず）その窓を介してドレイン領域２と接続された第
２の電極・配線層（図示せず）によって出力電圧■。、
を検出する。このような構成をとることによりゲート電
極３からの入力電圧Ｖｉ、、に対して反転したＶ　ｏｕ
ｔを出力していた。従来は、このようなＮ０７回路を作
動させて論理回路の論理素子を構成していた。

〔発明が解決しようとする課題〕

しかし、従来のＭＯＳ）ランジスタは平面型であり、す
なわち、ソース、ゲート、ドレインが横に並んでいるた
め素子１個あたりの占有面積が大きいので、このような
構造をもつ素子を論理回路を構成する論理素子に用いて
も素子面積の縮小化に限界があった。

本発明は以上の点を鑑み、素子１個あたりの占有面積を
従来に比べて縮小できる論理素子構造を提供することを
目的とする。

〔課題を解決するための手段〕

本発明はゲート制御型接合トランジスタを論理回路を構
成する論理素子に用いて半導体装置を製作する。すなわ
ち、−導電型の半導体基板の第１の主面上に選択的に形
成された素子分離絶縁膜と、該第１の主面上に形成され
たゲート電極と、該ゲート電極に隣接し該第１の主面の
該半導体基板内に形成された反対導電型の第１のソース
・ドレイン領域と、該半導体基板の該第１の主面に対向
する第２の主面に形成された反対導電型の第２のソース
・ドレイン領域と、該第１のソース・ドレイン領域と電
気的に接続する負荷抵抗層と、該負荷抵抗層と電気的に
接続する第１の電極・配線層と、該第１のソース・ドレ
イン領域と電気的に接続する第２の電極・配線層とから
構成され、該第１の電極・配線層に第１の電源電圧を接
続し、該第２のソース・ドレイン領域に第２の電源電圧
を接続した状態で、該ゲート電極に入力信号を入れ、該
第２の電極配線層から出力信号を取り出すように構成す
る。

子に用いれば論理素子１個あたりの占有面積は縮小化さ
れる。

（作用〕 本発明のゲート制御型接合トランジスタ構造では１方の
ソース・ドレイン領域を半導体基板裏面に設けられた各
素子共通の不純物拡散層によって構成し、もう１方のソ
ース・ドレイン領域を素子領域に形成している。第３図
は本発明に用いるゲート制御型接合トランジスタの模式
図である。図を見てもわかるとおりゲート制御型接合ト
ランジスタは半導体基板裏面に設けられた各素子共通の
ソース領域１と基板表面に設けられたドレイン領域２と
ゲート電極３によって構成される。従って、従来素子領
域上に２つのソース・ドレイン領域とそれを挟むように
形成されたゲート電極からなるトランジスタ構造に比べ
て、素子１個あたりの占有面積は約半分になる。すなわ
ち、トランスファ・トランジスタの面積が約半分になる
。このようなトランジスタ構造を論理回路を構成する論
理素〔実施例］ 本発明のゲート制御型接合トランジスタを用いたＮＯＴ
　（インバータ）回路の製造方法の一実施例を第１図に
示す。

第１図（ａ）参照。

まず、あらかじめ半導体基板、例えばシリコン（Ｓｉ）
基板４の裏面に不純物を導入して各素子共通のソース領
域１を形成しておく。次に、シリコン基板４の表面にＬ
ＯＧＯ３（ＬＯＣａ　ｌ　　０ｘｉｄａｔｉｏｎ　　ｏ
ｆ　　５ｉｌｉｃｏｎ）法を用いてフィールド絶縁膜５
を形成する。

第１図（ｂ）参照。

次に、素子領域の表出しているＳｉ基板４上に通常の方
法を用いて熱酸化膜６を２００人程変形成する。

第１図（Ｃ）参照。

続いて、入力電極となるべきポリシリコンからなるゲー
ト電極３を通常の方法を用いて厚さ例えば２０００人程
度所定の位置に形成する。このようにフィールド絶縁膜
５にかかるようにゲート電極３を形成すればその分素子
領域を広く使える。

別の見方をすればその分素子領域を縮小できる。

第１図（ｄ）参照。

ゲート電極３をマスクにして不純物イオン１０をイオン
注入してドレイン領域２を形成する。ここでは、例えば
ヒ素イオン（Ａｓ”）を加速電圧７０ｋｅＶ、ＤＯ３Ｅ
量４Ｅ１５で打ち込む。

第１図（ｅ）参照。

そして、この表面に例えばＰＳＧからなる第１の層間絶
縁膜８を厚さ例えば０．５μｍ程度形成した後、図に示
すようにドレイン領域２上にコンタクト孔ができるよう
に第１の層間絶縁膜８をＲＩＥ（Ｒｅａｃｔｉｖｅ　　
Ｉｏｎ　　Ｅｔｃｈｉｎｇ）法等を用いてエツチング除
去する。続いて、熱酸化膜６もエツチング除去しドレイ
ン領域２を表出させる。

第１図（ｆ）参照。

次にドレイン領域２上のコンタクト孔を覆うようにポリ
シリコンからなる負荷抵抗層９を通常の方法で形成する
。そして、この負荷抵抗層９にリンイオン（Ｐ゛）やヒ
素イオン（Ａｓ”）等の不純物イオン１０をイオン注入
する。この際、イオン注入条件は負荷抵抗をどの程度に
設定するかによって異なるので所望の条件を選べばよい
。

第１図（ｇ）参照。

次に、この表面に例えばＰＳＧからなる第２の眉間絶縁
膜１１を厚さ例えば０．５μｍ程度形成する。その後、
図に示すように負荷抵抗層９上にコンタクト孔ができる
ように、第２の眉間絶縁膜１１をＲＩＥ法等を用いてエ
ツチング除去し、負荷抵抗層９を表出させる。ここでは
例えばコンタクト孔の径は約０．５μｍとする。

第１図（ｈ）参照。

最後に、例えばアルミニウム（Ａ　Ｉ　）からなる第１
の電極・配線層１２を厚さ例えば１．０μｍ程度、図に
示すように形成し負荷抵抗層９と第１の電極・配線層１
２の電気的接続をとる。ここで第１の電極・配線層１２
は、アルミニウムの代わりにポリシリコンを２０００人
程度形成してもよい。そして、この第１の電極・配線層
に対して不純物イオン１０をイオン注入して第１の電極
・配線層１２の抵抗を下げる。ここでは例えば、リンイ
オン（Ｐ’″）を加速電圧２０ｋｅＶ、ＤＯ３Ｅ量ＩＥ
１２で行う。イオン注入後、熱処理を施し第１の電極・
配線１１２内に不純物を拡散させる。

ここでは、例えば、９００°Ｃで１０分間アニールする
。そして、この第１の電極・配線層１２の上に保護膜等
（図示せず）を形成して本発明のゲート制御型接合トラ
ンジスタが完成する。

第２図は本発明のゲート制御型接合トランジスタを用い
たＮ０７回路の断面図と平面図である。

第２図（ｂ）の断面図は第１図（ｈ）とまったく同じも
のであり、本実施例の論理素子の完成した状態を示して
いる。第２図（ａ）はこの平面図であり、Ａ−Ａの２点
鎖線の断面図が（ｂ）図である。（ａ）図中のＸは（ｂ
）図と比べてもわがるとおり、ドレイン領域２と負荷抵
抗層９とのコンタクト部、図中Ｙは第１の電極・配線層
１２と負荷抵抗Ｎ９とのコンタクト部である。そして、
図中Ｚは、製造工程途中、ドレイン領域２上の第１の眉
間絶縁膜８に選択的に窓開けがなされ、その窓を介して
第２の電極・配線層７とドレイン領域２とのコンタクト
部を表している。

次に以上説明してきたゲート制御型接合トランジスタを
第４図を参照しつつ、論理素子としてのトランジスタの
動作を説明する。第４図は本発明のゲート制御型接合ト
ランジスタを用いたＮ０Ｔ（インバータ）回路の模式図
及び回路図である。

第１の電源電圧ｖ０は第２図（ｂ）の第１の電極・配線
層１２から供給される。また、入力電圧■、アは第２図
（ｂ）のゲート電極３から印加される。

Ｒは第２図（ｂ）中の負荷抵抗層９に相当する。

但し、Ｒの部分は抵抗でなくとも負荷になれば代替可能
である。そして、基板裏面が各素子共通のソース領域と
なり第２の電源電圧■。に接続している。また■。ｕｔ
は、製造工程の途中で第２図（ｂ）の第１の眉間絶縁膜
８に選択的に窓開けがなされて（図示せず）該窓を介し
てドレイン領域２と接続するように形成された第２の電
極・配線層（図示せず）から取り出される。ここでＶＤ
Ｄ及びＶｌｌｌは、さまざまに設定できる。例えば、ｖ
Ｉｌｍを接地し、ＶＤＤに所望の正電圧をかける等すれ
ばよい。このような構成をとることにより、ゲート電極
に■、イが印加されると反転した■。、が第２の電極・
配線層７から取り出される。例えば、ＰチャンネルＭＯ
Ｓトランジスタの場合、入力電極すなわちゲート電極３
に負の電圧をかければトランジスタはＯＮになりゲート
電極３に０もしくは正の電圧をかければトランジスタは
ＯＦＦになる。

また、ＮチャンネルＭＯＳトランジスタの場合、入力電
極すなわちゲート電極に正の電圧をかければトランジス
タはＯＮＬ、ゲート電極に０もしくは負をかければトラ
ンジスタはＯＦＦになる。このようにすれば、Ｖ　ｉｎ
がＬ　（＝Ｌｏｗ、ＯＶ）のときＶ　ＯｕｔがＨ（＝Ｈ
ｉｇｈ）となり、ｖｌ、、がＨのときＶ　ｏｕｔがしと
なる。このようにしてゲート制御型接合トランジスタを
論理回路（この場合ならＮ０７回路）に適用できる。

次に本素子の動作特性を説明する。例えば、Ｎ型半導体
基板において、第１の電源電圧ＶＤＤに５■をかけ、第
２の電源電圧Ｖ！ｌ！ｌを接地し、入力電極すなわちゲ
ート電極３には負の電圧を印加した場合の電流電圧特性
を第５図に示す。ここでは入力電圧をゲート電圧■。と
表し、絶対値をとっている。ゲート電極３に印加する電
圧ｖＧを絶対値で大きくするとドレイン領域２に流れる
電流Ｉ。

が大きくなる。この時、流れる電流ＩＤはドレイン領域
と半導体基板間の界面におけるバンド間のトンネル効果
により流れる電流である。この電流値の大きさはゲート
電圧■、及び基板の濃度に依存する。ドレイン電流を大
きくしたければ基板の濃度を高くしてやればよい。ここ
で、ゲート電圧■。を絶対値で大きくしすぎると第５図
に示すように接合破壊を起こすので、この接合破壊が起
こらない範囲内でゲート電圧ｖＧを制御する必要がある
。

尚、以上説明したＮ０７回路をさまざまに組み合わせて
他の論理回路、例えばＯＲ回路、ＡＮＤ回路、ＮＯＲ回
路、ＮＡＮＤＡＮＤ回路用することも可能である。例え
ば、上で述べたＮ０７回路を２つ用いて構成された２人
力ＮＯＲ回路を第６図に示す。第６図（ａ）は２人力の
ＮＯＲ回路を表しており、第６図（ｂ）は（ａ）に対応
する断面図を示している。第１のゲート電極７゛から第
１の入力電圧■、７１が印加され、第２のゲート電極７
”から第２の入力電圧■８．２が印加される。

そして、第１の電極・配線層１２から共通負荷抵抗層９
へ第１の電源電圧■。が供給される。また、共通ソース
領域１からは第２の電源電圧ｖＩｌ！ｌが供給されてい
る。共通負荷抵抗層９は共通ドレイン領域２と接続して
いる。また、製造工程中、第１の眉間絶縁膜８に選択的
に窓開けがなされて（図示せず）その窓を介して第２の
電極・配線層（図示せず）がドレイン領域２と接続して
いて、この第２の電極・配線層から出力電圧■。。、を
検出する。このような構成をとれば、第１の入力電圧■
８．．ｌと第２の入力電圧Ｖ、ゎ２からなる２人力のＮ
ＯＲ回路が完成する。もちろん、出力電圧■。。

にさらにＮ０７回路を付は加えればＯＲ回路ができる。

このようにしてＮ０７回路を組み合わせることによって
他の論理回路の論理素子を縮小化することができる。

〔発明の効果〕

以上説明したように、本発明によれば素子１個あたりの
占有面積を縮小できるのでＩＣの高集積化に寄与すると
ころが大きい。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するための要部工程断
面図、第２図は本発明のゲート制御型接合トランジスタ
を用いたＮ０７回路の断面図と平面図、第３図は本発明
のゲート制御型接合トランジスタの模式図、第４図はゲ
ート制御型接合トランジスタを用いたＮ０７回路の模式
図及び回路図、第５図は本発明の論理素子の電流電圧特
性を示すグラフ、第６図は、本発明のゲート制御型接合
トランジスタを用いたＮＯＲ回路の回路図及び断面図、
第７図は従来のＭＯ３構造を有するトランジスタを説明
するための模式図及び等価回路図、第８図は従来のＭＯ
Ｓトランジスタを用いたＮ０７回路の回路図及び断面図
である。 図中、 ソース領域 ドレイン領域 ゲート電極 シリコン基板 フィールド絶縁膜 熱酸化膜 第２の電極・配線層 第１のゲート電極 第２のゲート電極 第１の眉間絶縁膜 負荷抵抗層 不純物イオン 第２の眉間絶縁膜 １２：第１の電極・配線層 １３　：ＧＮＤ線 ”：１’：　＋、ｌ、ヲ ＝＝：′ づ、’７”４− ゲート制岬型凄合トランジズフの模式図第３図 本ｒ明のゲート舟屏Ｉｌｌ型橙合トランジスタタ用いた
ＮＯＲ口元の回踏図及びどｎ面図 第６図 ｉｎ Ｖｏ　。 ＢＢ 第４図 本崇明の論理系子の電流電土竹・圧奮示すフつフコゲー
ト 第７図 第 り（愛の１）

Claims (1)

【特許請求の範囲】
1. 　一導電型の半導体基板の第１の主面上に選択的に形成
   された素子分離絶縁膜と、該第１の主面上に形成された
   ゲート電極と、該ゲート電極に隣接し該第１の主面の該
   半導体基板内に形成された反対導電型の第１のソース・
   ドレイン領域と、該半導体基板の該第１の主面に対向す
   る第２の主面に形成された反対導電型の第２のソース・
   ドレイン領域と、該第１のソース・ドレイン領域と電気
   的に接続する負荷抵抗層と、該負荷抵抗層と電気的に接
   続する第１の電極・配線層と、該第１のソース・ドレイ
   ン領域と電気的に接続する第２の電極・配線層とから構
   成され、該第１の電極・配線層に第１の電源電圧を接続
   し、該第２のソース・ドレイン領域に第２の電源電圧を
   接続した状態で、該ゲート電極に入力信号を入れ、該第
   ２の電極配線層から出力信号を取り出すことを特徴とす
   る半導体装置。