JPH0457577A - 画像信号縮小装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 画像信号を所望の縮小率で縮小する装置に関し、より原
信号に忠実な縮小画像信号を作成することを目的とし、 入力アナログ画像信号をサンプリング手段にょリサンプ
リングして得た画素の時系列合成系列に対して縮小の際
に生じる折り返し歪みを除去するためのディジタルフィ
ルタを通して縮小回路に供給し、該縮小回路により該デ
ィジタルフィルタの出力画素の中から所望の縮小率に応
じて選択した画素と可変係数とを乗算し、その乗算結果
を画像メモリに記憶後読み出して画面に上記所望の縮小
率で縮小された画像を表示させる画像信号縮小装置にお
いて、前記サンプリング手段の出力端から前記縮小回路
の入力端に到る信号系路の途中に、該サンプリング手段
の出力画素の時系列合成系列に比べて等価的にサンプリ
ング周波数を２倍にする内挿回路を設けるよう構成する
。

〔産業上の利用分野〕

本発明は画像信号縮小装置に係り、特に画像信号を所望
の縮小率で縮小する装置に関する。

テレビジョン信号などに代表される画像信号を縮小して
画面に表示することか必要に応じて行なわれることかあ
る。この場合、所望の縮小率の画像をより原信号に忠実
に表示することか必要とされる。

〔従来の技術〕 第６図は従来の信号縮小装置の一例のブロック図を示す
。同図中、入力端子１に入力された第７図（Ａ）にＩで
示すアナログ画像信号はＡ／Ｄ変換回路２に供給され、
ここでアナログ・ディジタル変換されてディジタル画像
信号に変換される。

このディジタル画像信号は一定周期Ｔてアナログ画像信
号をサンプリングして得た信号であり、後述する縮小処
理の際に生じる折り返し歪みの発生を避けるために、デ
ィジタル低域フィルタ（ＬＰＦ）３に供給され、その高
周波数成分か減衰される。

このディジタルＬＰＦ３の遮断周波数は、画像信号系列
を（ｘ　（ｍ）ｌ　としたとき（たたし、ｍ・・・、−
２、−１，０，１，２，・・・）、Ｍ個とびにデータを
用いて縮小することにより縮小後の画像信号系列（ｘｄ
　（ｍ））か （ｘｄ　　（ｍ）　　ｌ　　＝　　（ｘ　　（ｍＭ）　
　１で表わされるものとすると、１／（２ＭＴ）で表わ
される。

ディジタルＬＰＦ３から取り出されたディジタル画像信
号（以下９画素ともいう）は、２段縦続接続されたレジ
スタ４及び５を夫々通して乗算器６に供給される一方、
レジスタ４を通して乗算器７に供給される。レジスタ４
及び５は夫々入力ディジタル画像信号を１サンプリング
周期遅延する。従って、乗算器６には２サンプリング周
期遅延された画素Ａが入力され、乗算器７にはｌサンブ
リンク周期遅延された画素Ｂか入力される。

乗算器６及び７は夫々上記の画素Ａ、Ｂと制御回路８か
らの係数（１−Ｚ）、Ｚとの乗算を行なう回路である。

ここて、係数Ｚは縮小された出力画像の出力順番をｎ、
縮小率を１／Ｄとしたとき、Ｄ−ｎて表わされる数値の
小数部である。従って、上記の係数（１−Ｚ）、Ｚは一
定値ではなく、出力画素の順番などによって変化する値
である。乗算器６及び７の各出力信号は加算器９に供給
され、ここて加算されて縮小画像の一つの画素とされた
後、レジスタ１０を介して画像メモリ１１に入力される
。

画像メモリ１１は制御回路８からの書き込みアドレスや
書き込みパルスによって書き込み動作が制御され、また
読み出しアドレスや読み出しパルスによって読み出し動
作か制御される。画像メモリ１１から縮小画像の画素が
順次読み出される。

いま、画像を１／３．２に縮小する場合を例にとって説
明する。このとき最初の順番（これをｎ＝０とする）の
出力画素（第７図（Ａ）にａて示される）は、前記係数
Ｚか“０”であるから乗算器６、加算器９、レジスタ１
０を通してそのままの値で画像メモリ１１に書き込まれ
る。このときの書き込みアドレスは第７図（Ｅ）に示す
如く“０”である。また、第７図（Ａ）の縦方向の破線
はサンプリング時点を示し、同図（Ｂ）は制御回路８内
の基準カウンタが示す入力画素の順番（画素Ｎｏ、）を
示し、同図（Ｃ）は前記Ｄ−ｎて表わされる数値Ｋを示
し、同図（Ｄ）は制御回路８内で発生する一致パルスを
示し、この一致パルスがハイレベル（ＯＮ）のとき、制
御回路８は画像メモリ１１へ書き込みパルスを送って同
図（Ｅ）に示す書き込みアドレスに書き込ませる。

従って、書き込みパルスか出力されないときの画素は間
引かれることになる。

次に上記にの値はｒ３．２Ｊ　となるから、入力画素Ｂ
は３番目の入力画素で、その乗算係数Ｚは“０．２”と
され、また入力画素Ａはそれより１つ前の２番目の入力
画素で、その乗算係数（ＩＺ）は“０．８”とされ、夫
々の乗算出力を加算器９で加算することにより、実質的
に第７図（Ａ）にｂて示す位置の画素か加算器９より取
り出され、レジスタ１０を介して画像メモリ１１のアド
レス“１”に書き込まれる。

次に上記にの値はｒ６．４Ｊとなるから、入力画素Ｂは
６番目の入力画素で、その乗算係数Ｚは“０．４”とな
り、また入力画素Ａは５番目の入力画素で、その乗算係
数（１−Ｚ）は“０．６”となり、それらの乗算結果を
加算して得られた、第７図（Ａ）にＣの位置で実質的に
示す画素か画像メモリ１１のアドレス“２”に書き込ま
れる。

以下、上記と同様にして次表に示す演算を行なって得ら
れた画像情報か画像メモリ１１に書き込まれていく。

これにより、画像メモリ１１のメモリ内容とアドレスは
第７図（Ｆ）、（Ｇ）に夫々模式的に示す如くになる。

従って、書き込み終了後、“０”番地から順に画像メモ
リ１１の読み出し動作を行なうことにより、画素ａ、　
ｂ、　　ｃ・・・の順て取り出され、これらの画素は元
の画像に対し水平方向に１／３．２に縮小した画像を表
示させる。

〔発明か解決しようとする課題〕

しかるに、上記の従来装置ては縮小画像を入力画素を補
間演算して生成しており、また、コストの点などからサ
ンプリング周期をあまり短くてきないため、縮小画像に
ついて原画像との忠実性に若干の問題があった。

本発明は上記の点に鑑みなされたもので、より原信号に
忠実な縮小画像信号を作成し得る画像信号縮小装置を提
供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理構成図を示す。同図中、１１はサ
ンプリング手段で、入力アナログ画像信号をサンプリン
グする。１２はディジタルフィルタで縮小の際に生じる
折り返し歪みを除去するために設けられている。１３は
縮小回路で、所望の縮小率に応じて選択した画像と可変
係数との乗算結果を画像メモリに記憶後読み出して、画
面に上記所望の縮小率で縮小された画像を表示させる。

かかる構成において、本発明はサンプリング手段１１の
出力端から縮小回路１３の入力端に到る信号経路の途中
に、第１図に実線又は破線で示す如く内挿回路１４を設
けたものである。

ここて、上記の内挿回路１４はサンプリング手段１１の
出力画素の時系列合成系列に比へて等価的にサンプリン
グ周波数を２倍にする内挿処理を行なう。

〔作用〕

本発明ては内挿回路１４によりサンプリング周波数か等
価的に２倍にされた画素系列に対して縮小回路１３によ
る縮小処理が行なわれるため、得ようとする縮小画像の
各画素を従来に比べてより近い位置にある２つの画素を
用いて生成することかできる。

〔実施例〕

第２図は本発明の一実施例のブロック図を示す。

同図中、第１図及び第６図と同一構成部分には同一符号
を付し、その説明を省略する。第２図において、ＦＩＲ
（有限インパルスレスポンス）フィルタ２１は前記した
内挿回路１４を構成している。

このＦＩＲフィルタ２１は例えば第３図に示す如き直接
型構成とされている。

第３図において、３１．〜３１１２は１２個のレジスタ
で、各々１サンプリング周期の遅延時間を有し、互いに
直列接続されている。また、レジスタ３１．の入力デー
タ（画素）とレジスタ３１．６の出力データ（画素）と
は夫々加算回路３２１て合成された後、乗算器３３　て
係数ｈ１−１と乗算される。また、レジスタ３１６の出
力信号は乗算器３３□て係数ｈ６と乗算される。

ここて、上記の各乗算のだめの係数り。−ｈ　１２は例
えば以下の各位に設定されている。

ｈ　ｏ　＝ｈ　＋ｚ＝４．９１７６３２　０２．ｈ　＋
　＝　ｈ　１＋＝５．４２５５６Ｅ　　０２．　　ｈｓ
　＝ｂ＋。＝−６，６８１９８Ｅ−０２，ｈ３　＝ｈ、
　＝−７，２２９５３Ｂ−０２，ｈ、　＝ｈ、　＝５．
１７８０９Ｅ−０２、ｈｓ＝ｈ７＝０．３１６１２５．
ｈｓ　＝０．４３１７２５上記の乗算器３３．〜３３７
の各出力信号は加算回路３４に共通に入力され、ここて
加算合成された後出力データとして取り出される。なお
、上記の係数ｈ７〜ｈ　１２はレジスタ３１７〜３１１
２の各出力信号に乗算されるべき係数を示す。

かかる構成のＦＩＲフィルタ２１は直接型構成のディジ
タルフィルタであって、第４図（Ａ）に１で示すアナロ
グ画像信号をＡ／Ｄ変換回路２てサンプリングしくサン
プリング点を同図（Ａ）に破線で示す）、これをディジ
タルＬＰＦ３を通した画素の時系列合成系列が入力信号
として供給される。そして、ＦＩＲフィルタ２１はこの
入力信号の各サンプリング点（画素）間に値“０”を挿
入し、かつ、ディジタルフィルタリングによって挿入し
た“０”に成る値を生じさせる（内挿させる）。これに
より、ＦＩＲフィルタ２１からは第４図（Ｂ）に模式的
に示すように破線位置かサンプリング点を示す、等測的
にサンプリング周波数が２倍にされたディジタル信号系
列が取り出される。このディジタル信号系列は第５図に
四角印で示す如く本来の振幅１を、同図に菱形の印で示
す内挿前のディジタル信号系列に比べより正確に示して
いる。

このディジタル信号系列はレジスタ４及び５を夫々介し
て乗算器６に供給される一方、レジスタ４を介して乗算
器７に供給され、各々制御回路２２からの係数（１−Ｚ
）、Ｚと乗算された後、加算器９で合成され、更にレジ
スタ１０て一時記憶された後、画像メモリ２３に書き込
まれる。画像メモリ２３は制御回路２２からの書き込み
アドレスや書き込みパルスによって書き込み動作か制御
され、また、読み出しアドレスや読み出しパルスによっ
て読み出し動作が制御される。

次に本実施例の画像メモリ２３に書き込まれ、読み出さ
れるデータについて説明する。制御回路２２は基準カウ
ンタを有し、従来と同様にディジタルＬＰＦ３の出力デ
ィジタル信号系列のサンプリング周期に同期して同じラ
インでは第４図（Ｃ）に示す如くカウント値か“１”ず
つカウントアツプしていく。この基準カウンタのカウン
ト値は入力画素の順番を示す画素ナンバー（ＮＯ）を示
しているが、前記したように、本実施例ではＦＩＲフィ
ルタ２１によるディジタルフィルタリングによって、第
４図（Ｂ）の下部に矢印で示す位置に値が内挿されてい
るから、縮小回路１３には基準カウンタの１つのカウン
ト期間内の前半で内挿されていないもとの画素が入力さ
れ、後半て内挿された画素が入力される。

また、制御回路２２は画素を１／３．２に縮小する場合
は、前記にの値を第４図（Ｄ）に示す如く変化させ、一
致パルス（書き込みパルス）を同図（Ｅ）に示す如く発
生させ、画像メモリ２３への書き込みアドレスを同図（
Ｆ）に示す如く変化させる基本的な縮小アルゴリズムに
ついては、前記した第６図の従来装置と同様である。

ただし、本実施例では前記したＫの値の小数部を示す係
数Ｚともう一つの係数（１−Ｚ）のうち、値か０．５未
満の方の係数と乗算されるべき画素はもう一つの乗算さ
れるべき画素に比べて重み付けが少ないので、内挿され
た画素を選択し、値か０．５以上のもう一方の係数と乗
算されるべき画素は内挿されたものではないもとの画素
を選択して、乗算及び加算後、画像メモリ２３に記憶さ
せる。

従って、本実施例では前記した縮小率１／３．２の場合
を例にとると、前記表かられかるように、縮小画像とし
て出力される成るラインの最初の画素（出力画素Ｎｏ、
＝０）は基準カウント値“０”の最初の入力画素がその
まま使用される。

この画素のサンプリング位置を第４図（Ｂ）にａ′で示
し、この画素は画像メモリ２３のアドレス「０」に書き
込まれる。

次の出力画素Ｎｏ、＝１の画素は、従来は基準カウント
値“２′と“３”の画素から生成していたか、本実施例
では基準カウント値“３”の入力画素の乗算係数Ｚの値
か“０．５”未満なので、基準カウント値“２”の後半
の内挿された入力画素（第４図（Ｂ）にそのサンプリン
グ位置をｂ２で示す）を選択して係数Ｚと乗算するよう
にし、もう一方の画素は従来と同じ基準カウント値“２
”の前半の内挿されていない方の入力画素（同図（Ｂ）
にそのサンプリング位置をｂｌて示す）を選択して係数
（１−Ｚ）と乗算し、それらの乗算結果を加算器９て加
算して第４図（Ｂ）にｂ′で示すサンプリング位置に相
当する画素を生成する。

この　ｂ′の位置の画素は画像メモリ２３のアドレスＮ
Ｊに書き込まれる。

以下、上記と同様にして、第４図（Ｂ）にＣ′ｄ′・・
・て示す如きサンプリング位置にある画素が、内挿され
た入力画素と内挿されたものてないもとの入力画素と各
係数とを夫々乗算後加算することによって順次生成され
、画像メモリ２３に順次書き込まれていく。

画像メモリ２３への書き込み終了後、画像メモリ２３の
内容は第４図（Ｇ）に模式的に示す如くになるから、画
像メモリ２３のアドレスを同図（Ｈ）に示す如く　「０
」から順に１ずつインクリメントして読み出し制御する
ことにより、画像メモリ２３からは同図（Ｂ）にａ′、
ｂ′、Ｃ′ｄ′・・・で示すサンプリング位置の画素の
順で読み出される。このようにして読み出された画素を
画面に表示することにより、もとの画像を１／３．２倍
に縮小した画像を表示することができる。しかも、本実
施例では、この縮小画像は、生成する縮小画像の画素に
より近い内挿された画素を用いているため、より正確で
鮮明な画像とされている。

なお、本発明は上記の実施例に限定されるものではなく
、例えばＦＩＲフィルタ２１はディジタルＬＰＦ３の入
力側に設けてもよく、また内挿回路１４は第３図の構成
に限定されるものではないことは勿論である。

〔発明の効果〕

上述の如く、本発明によれば、従来に比へてより近い位
置にある２つの画素を用いて縮小画素を生成しているた
め、従来に比べて正確で鮮明な縮小画像を得ることがで
きる等の特長を有するものである。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の一実施例のブロック図、第３図はＦＩ
Ｒフィルタの一実施例の構成図、第４図は第２図の動作
説明用タイムチャート、第５図は内挿前と内挿後の信号
を対比して示す図、 第６図は従来の一例のブロック図、 第７図は第６図の動作説明用タイムチャートである。 図において、 ６．７は乗算器、 １１はサンプリング手段、 １２はディジタルフィルタ、 １３は縮小回路、 ４は内挿回路、 １はＦＴＰフィルタ、 ２は制御回路、 ３は画像メモリ を示す。

Claims (3)

【特許請求の範囲】
1. （１）入力アナログ画像信号をサンプリング手段（１１
   ）によりサンプリングして得た画素の時系列合成系列に
   対して縮小の際に生じる折り返し歪みを除去するための
   ディジタルフィルタ（１２）を通して縮小回路（１３）
   に供給し、該縮小回路（１３）により該ディジタルフィ
   ルタ（１２）の出力画素の中から所望の縮小率に応じて
   選択した画素と可変係数とを乗算し、その乗算結果を画
   像メモリに記憶後読み出して画面に上記所望の縮小率で
   縮小された画像を表示させる画像信号縮小装置において
   、 前記サンプリング手段（１１）の出力端から前記縮小回
   路（１３）の入力端に到る信号系路の途中に、該サンプ
   リング手段（１１）の出力画素の時系列合成系列に比べ
   て等価的にサンプリング周波数を２倍にする内挿回路（
   １４）を設けたことを特徴とする画像信号縮小装置。
2. （２）前記縮小回路（１３）は、前記内挿回路（１４）
   により新たに生成された第１の画素と、これに隣接する
   第２の画素とを夫々選択して前記可変係数との乗算を行
   なうことを特徴とする請求項１記載の画像信号縮小装置
   。
3. （３）前記内挿回路（１４）は、有限インパルスレスポ
   ンスフィルタ直接型構成のディジタルフィルタであるこ
   とを特徴とする請求項１又は２記載の画像信号縮小装置
   。