JPH0464249A - Ｓｏｉ基板の製造方法 - Google Patents
Ｓｏｉ基板の製造方法Info
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- JPH0464249A JPH0464249A JP17901890A JP17901890A JPH0464249A JP H0464249 A JPH0464249 A JP H0464249A JP 17901890 A JP17901890 A JP 17901890A JP 17901890 A JP17901890 A JP 17901890A JP H0464249 A JPH0464249 A JP H0464249A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＳＯＩ基板の製造方法に係り、特に張り合わせＳＯＩ基
板の製造方法に関し。
板の製造方法に関し。
極めて薄い絶縁膜を通して不純物がＳｉ活性層に拡散す
るのを防ぐため、低温で張り合わせを可能にする製造方
法の提供を目的とし。
るのを防ぐため、低温で張り合わせを可能にする製造方
法の提供を目的とし。
絶縁膜の形成された第１のＳｉウェハー上にポリＳｉ層
を形成する工程と、ポリＳｉ層にイオン注入して表面を
アモルファス化する工程と、第２のＳｉウェハーにイオ
ン注入して表面をアモルファス化する工程と、ポリＳｉ
層のアモルファス化した表面と第２のＳｉウェハーのア
モルファス化した表面を張り合わせ、アニールする工程
と、第１のＳｉウェハーを張り合わせ面と反対側の面か
ら研削して、厚さを減じたＳｉ層を形成する工程とを有
するＳＯＩ基板の製造方法により構成する。
を形成する工程と、ポリＳｉ層にイオン注入して表面を
アモルファス化する工程と、第２のＳｉウェハーにイオ
ン注入して表面をアモルファス化する工程と、ポリＳｉ
層のアモルファス化した表面と第２のＳｉウェハーのア
モルファス化した表面を張り合わせ、アニールする工程
と、第１のＳｉウェハーを張り合わせ面と反対側の面か
ら研削して、厚さを減じたＳｉ層を形成する工程とを有
するＳＯＩ基板の製造方法により構成する。
また、絶縁膜の形成された第１のＳｉウェハー上に導電
層とポリＳｉ層をこの順に形成する工程と、ポリＳｉ層
にイオン注入して表面をアモルファス化する工程と、第
２のＳｉウェハーにイオン注入して表面をアモルファス
化する工程と、ポリＳｉ層のアモルファス化した表面と
第２のＳｉウェハーのアモルファス化した表面を張り合
わせ。
層とポリＳｉ層をこの順に形成する工程と、ポリＳｉ層
にイオン注入して表面をアモルファス化する工程と、第
２のＳｉウェハーにイオン注入して表面をアモルファス
化する工程と、ポリＳｉ層のアモルファス化した表面と
第２のＳｉウェハーのアモルファス化した表面を張り合
わせ。
アニールする工程と、第１のＳｉウェハーを張り合わせ
面と反対側の面から研削して、厚さを減じたＳｉ層を形
成する工程とを有するＳｏｌ基板の製造方法により構成
する。
面と反対側の面から研削して、厚さを減じたＳｉ層を形
成する工程とを有するＳｏｌ基板の製造方法により構成
する。
本発明はＳＯＩ基板の製造方法に係り、特に張り合わせ
ＳＯＩ基板の製造方法に関する。
ＳＯＩ基板の製造方法に関する。
ＳＯＩ基板は素子特性や素子間分離の点てバルク基板よ
りすぐれており、その中でもバルクの結晶性が活かせる
張り合わせＳＯＩ基板が注目されている。さらに、近年
ではＳｉ活性層の膜厚が極めて小さく、その下の背面酸
化膜の厚さも極めて小さいＳＯＩ基板が注目されている
。
りすぐれており、その中でもバルクの結晶性が活かせる
張り合わせＳＯＩ基板が注目されている。さらに、近年
ではＳｉ活性層の膜厚が極めて小さく、その下の背面酸
化膜の厚さも極めて小さいＳＯＩ基板が注目されている
。
第３図（ａ）、（ｂ）は張り合わせＳＯＩ基板を製造す
る従来の工程を説明するための断面図である。
る従来の工程を説明するための断面図である。
まず９表面に酸化膜２の形成された第１のＳｉウェハー
１と、第２のＳｉウェハー４を向かい合わせ、張り合わ
せる。１０００°Ｃ以上のアニールにより両者の接着を
完全にする（第３図（ａ）参照）。
１と、第２のＳｉウェハー４を向かい合わせ、張り合わ
せる。１０００°Ｃ以上のアニールにより両者の接着を
完全にする（第３図（ａ）参照）。
第２のＳｉウェハー４を張り合わせ面と反対側の面から
研削・研磨して薄膜化し、厚さを減じたＳｉ層５を形成
する（第３図（ｂ）参照）。
研削・研磨して薄膜化し、厚さを減じたＳｉ層５を形成
する（第３図（ｂ）参照）。
このようにして、厚さを減じたＳｉ層５をＳｉ活性層、
第１のＳｉウェハー１を支持基板とするＳｏｌ基板が得
られる。
第１のＳｉウェハー１を支持基板とするＳｏｌ基板が得
られる。
ところが、厚さを減じたＳｉ層５も酸化膜２も数百人と
いうような薄いＳｏｌ基板が要求されてきており、張り
合わせの接着を完全にするためのアニール時に支持基板
側から酸化膜２を通して不純物がＳｉ活性層に拡散して
いくといった問題がある。
いうような薄いＳｏｌ基板が要求されてきており、張り
合わせの接着を完全にするためのアニール時に支持基板
側から酸化膜２を通して不純物がＳｉ活性層に拡散して
いくといった問題がある。
従って、張り合わせの接着を完全にするためのアニール
温度をできるだけ低温にして、不純物が酸化膜を通して
Ｓｉ活性層に拡散しないようにする必要がある。
温度をできるだけ低温にして、不純物が酸化膜を通して
Ｓｉ活性層に拡散しないようにする必要がある。
上記課題は、絶縁膜２の形成された第１のＳｉウェハー
１上にポリＳｉ層３を形成する工程と。
１上にポリＳｉ層３を形成する工程と。
前記ポリＳｉ層３にイオン注入して表面をアモルファス
化する工程と、第２のＳｉウェハー４にイオン注入して
表面をアモルファス化する工程と。
化する工程と、第２のＳｉウェハー４にイオン注入して
表面をアモルファス化する工程と。
前記ポリＳｉ層３のアモルファス化した表面と前記第２
のＳｉウェハー４のアモルファス化した表面を張り合わ
せ、アニールする工程と、前記第１のＳｉウェハー１を
張り合わせ面と反対側の面から研削して、厚さを減じた
Ｓｉ層５を形成する工程とを有するＳｏｌ基板の製造方
法によって解決される。
のＳｉウェハー４のアモルファス化した表面を張り合わ
せ、アニールする工程と、前記第１のＳｉウェハー１を
張り合わせ面と反対側の面から研削して、厚さを減じた
Ｓｉ層５を形成する工程とを有するＳｏｌ基板の製造方
法によって解決される。
また、絶縁膜２の形成された第１のＳｉウェハー１上に
導電層６とポリＳｉ層３をこの順に形成する工程と、前
記ポリＳｉ層３にイオン注入して表面をアモルファス化
する工程と、第２のＳｉウェハー４にイオン注入して表
面をアモルファス化する工程と、前記ポリＳｉ層３のア
モルファス化した表面と前記第２のＳｉウェハー４のア
モルファス化した表面を張り合わせ、アニールする工程
と、前記第１のＳｉウェハー１を張り合わせ面と反対側
の面から研削して、厚さを減じた Ｓｉ層５を形成する
工程とを有するＳｏｌ基板の製造方法によって解決され
る。
導電層６とポリＳｉ層３をこの順に形成する工程と、前
記ポリＳｉ層３にイオン注入して表面をアモルファス化
する工程と、第２のＳｉウェハー４にイオン注入して表
面をアモルファス化する工程と、前記ポリＳｉ層３のア
モルファス化した表面と前記第２のＳｉウェハー４のア
モルファス化した表面を張り合わせ、アニールする工程
と、前記第１のＳｉウェハー１を張り合わせ面と反対側
の面から研削して、厚さを減じた Ｓｉ層５を形成する
工程とを有するＳｏｌ基板の製造方法によって解決され
る。
本発明では、絶縁膜２の形成された第１のＳｉウェハー
１と第２のＳｉウェハー４を張り合わせる際、張り合わ
せに先立って絶縁膜２の上にポリＳｉ層３を形成しその
表面をイオン注入によりアモルファス化しておく。第２
のＳｉウエノ＼−４のは張り合わせ面もイオン注入によ
りアモルファス化してお（。このようにすれば、アニー
ルを例えば８００℃以下の低温で行っても接着を完全に
することができ、しかも不純物がＳｉ活性層に拡散する
のを防ぐことができる。
１と第２のＳｉウェハー４を張り合わせる際、張り合わ
せに先立って絶縁膜２の上にポリＳｉ層３を形成しその
表面をイオン注入によりアモルファス化しておく。第２
のＳｉウエノ＼−４のは張り合わせ面もイオン注入によ
りアモルファス化してお（。このようにすれば、アニー
ルを例えば８００℃以下の低温で行っても接着を完全に
することができ、しかも不純物がＳｉ活性層に拡散する
のを防ぐことができる。
また、張り合わせに先立って絶縁膜２の上に導電層６と
ポリＳｉ層３をこの順に形成し、張り合わせるポリＳｉ
層３の表面をイオン注入によりアモルファス化しておく
。第２のＳｉウニノー−４のは張り合わせ面もイオン注
入によりアモルファス化しておく。この場合も前述と同
様にアニールを例えば８００℃以下の低温で行っても接
着を完全にすることができ、しかも不純物がＳｉ活性層
に拡散するのを防ぐことができる。
ポリＳｉ層３をこの順に形成し、張り合わせるポリＳｉ
層３の表面をイオン注入によりアモルファス化しておく
。第２のＳｉウニノー−４のは張り合わせ面もイオン注
入によりアモルファス化しておく。この場合も前述と同
様にアニールを例えば８００℃以下の低温で行っても接
着を完全にすることができ、しかも不純物がＳｉ活性層
に拡散するのを防ぐことができる。
シリサイド層６はポリＳｉ層３に比べて抵抗が低いから
、この構造は支持基板に背面電位を与えるデバイスに対
して有利となる。
、この構造は支持基板に背面電位を与えるデバイスに対
して有利となる。
〔実施例］
第１図（ａ）乃至（ｆ）は実施例■の工程を説明するた
めの断面図であり、以下、これらの図を参照しながら説
明する。
めの断面図であり、以下、これらの図を参照しながら説
明する。
第１図（ａ）参照
第１図（ａ）は表面に絶縁膜２として厚さ数十〜１００
０人の酸化膜の形成された第１のＳｉウェハｌを示す。
０人の酸化膜の形成された第１のＳｉウェハｌを示す。
第１図（ｂ）参照
酸化膜２の上に厚さ１０００〜３０００人のポリＳｉ層
３をＣＶＤ法により形成する。
３をＣＶＤ法により形成する。
第１図（ｃ）参照
ポリＳｉ層３にＳｉ＋をイオン注入して１表面の１００
０〜２０００人の厚さをアモルファス化する。
０〜２０００人の厚さをアモルファス化する。
Ｓｉ＋に替えて、Ａｓ”、Ｐ”、ＢＦ２＋あるいは、Ｂ
”＋Ｓｉ＋等の不純物をイオン注入してもよい。
”＋Ｓｉ＋等の不純物をイオン注入してもよい。
第１図（ｄ）参照
第２のＳｉウェハ４にＳｉ＋をイオン注入して。
表面の１０００〜２０００人の厚さをアモルファス化す
る。
る。
この場合もＳｉ＋に替えて、Ａｓ”、Ｐ”、 ＢＦ
、＋あるいは、Ｂ”＋Ｓｉ“等の不純物をイオン注入し
てもよい。
、＋あるいは、Ｂ”＋Ｓｉ“等の不純物をイオン注入し
てもよい。
第１図（ｅ）参照
第１のＳｉウェハｌのポリＳｉ層３のアモルファス化し
た表面と第２のＳｉウェハ４のアモルファス化した表面
を向かい合わせて張り合わせる。
た表面と第２のＳｉウェハ４のアモルファス化した表面
を向かい合わせて張り合わせる。
この時、背面から電圧を印加して張り合わせ面に静電的
な吸引力を発生させてもよい。
な吸引力を発生させてもよい。
次いで、６００°Ｃ９２０分の窒素中アニールを行う。
アモルファス化していた層は結晶化し、接着が完全にな
った。
った。
第１図（ｆ）参照
第１のＳｉウェハｌを張り合わせ面と反対側の面から研
削して、酸化膜２の上に厚さ１０００人の厚さを減じた
Ｓｉ層５を形成した。
削して、酸化膜２の上に厚さ１０００人の厚さを減じた
Ｓｉ層５を形成した。
このようにして、第２のＳｉウェハ４を支持基板、厚さ
を減じたＳｉ層５を素子基板（Ｓｉ活性層）とする張り
合わせＳＯＩ基板を得た。
を減じたＳｉ層５を素子基板（Ｓｉ活性層）とする張り
合わせＳＯＩ基板を得た。
厚さを減じたＳｉ層５には第２のＳｉウェハ４から酸化
膜２を突き抜けた不純物が混入することはない。
膜２を突き抜けた不純物が混入することはない。
第２図（ａ）、 （ｂ）は実施例■の工程を説明するた
めの断面図であり、以下、これらの図を参照しながら説
明する。
めの断面図であり、以下、これらの図を参照しながら説
明する。
第２図（ａ）参照
第２図（ａ）は表面に絶縁膜２として厚さ数十〜１００
０人の酸化膜の形成された第１のＳｉウェハ１を示す。
０人の酸化膜の形成された第１のＳｉウェハ１を示す。
第２図（ｂ）参照
酸化膜２の上に厚さ１ｏｏｏ〜３０００人のタングステ
ンシリサイド（ＳｉＷ）層６．厚さ１０００〜３０００
人のポリＳｉ層３をＣＶＤ法によりこの順に形成する。
ンシリサイド（ＳｉＷ）層６．厚さ１０００〜３０００
人のポリＳｉ層３をＣＶＤ法によりこの順に形成する。
ＳｊＷの替わりに、ＳｉＭｏ、５ｊＴｉ等のシリサイド
あるいはＷ、Ｍｏ、Ｔｉ等の高融点金属を形成してもよ
い。
あるいはＷ、Ｍｏ、Ｔｉ等の高融点金属を形成してもよ
い。
これ以後の工程は実施例■と同じく行う。
実施例■は、シリサイドあるいは高融点金属がポリＳｉ
より抵抗が低いので、支持基板に背面電位を与えるよう
なデバイスに対して効果的である。
より抵抗が低いので、支持基板に背面電位を与えるよう
なデバイスに対して効果的である。
以上説明したように１本発明によれば、背面の酸化膜が
極めて薄＜、シかも支持基板からその酸化膜を通してＳ
ｉ活性層に不純物が混入しない張り合わせＳＯＩ基板を
提供することができる。
極めて薄＜、シかも支持基板からその酸化膜を通してＳ
ｉ活性層に不純物が混入しない張り合わせＳＯＩ基板を
提供することができる。
本発明は、張り合わせＳＯＩ基板を用いたデバイスの微
細化と性能向上に寄与するところが大きい。
細化と性能向上に寄与するところが大きい。
第１図（ａ）乃至（ｆ）は実施例Ｉの工程を説明するた
めの断面図。 第２図（ａ、）、 （ｂ）は実施例Ｈの工程を説明する
ための断面図。 第３図（ａ）、 （ｂ）は従来の工程を説明するための
断面図 である。 図において。 ｌは第１のＳｉウェハー。 ２は絶縁膜であって酸化膜。 ３はポリＳｉ層。 ４は第２のＳｉウェハー ５は厚さを減じたＳｉ層 ６は導電層であってシリサイド層 （ｆン 実ｅ＋ｌＩ Ｉ ／） Ｉｆｆｆｉ Ｌ 説ＢＥ
”ｉｆ”＞Ｔ：Ｘ）ｆ）ｌｉｆＴｒｌ：３’２（α） （刀 寅拒介１７ｘｆ）ニオＹ乞才ｒ明するＴ９つ力面−ｉバ
ロ冨 ２ ロ 冨１０（グρ１）
めの断面図。 第２図（ａ、）、 （ｂ）は実施例Ｈの工程を説明する
ための断面図。 第３図（ａ）、 （ｂ）は従来の工程を説明するための
断面図 である。 図において。 ｌは第１のＳｉウェハー。 ２は絶縁膜であって酸化膜。 ３はポリＳｉ層。 ４は第２のＳｉウェハー ５は厚さを減じたＳｉ層 ６は導電層であってシリサイド層 （ｆン 実ｅ＋ｌＩ Ｉ ／） Ｉｆｆｆｉ Ｌ 説ＢＥ
”ｉｆ”＞Ｔ：Ｘ）ｆ）ｌｉｆＴｒｌ：３’２（α） （刀 寅拒介１７ｘｆ）ニオＹ乞才ｒ明するＴ９つ力面−ｉバ
ロ冨 ２ ロ 冨１０（グρ１）
Claims (1)
- 【特許請求の範囲】 〔１〕絶縁膜（２）の形成された第１のＳｉウェハー（
１）上にポリＳｉ層（３）を形成する工程と、前記ポリ
Ｓｉ層（３）にイオン注入して表面をアモルファス化す
る工程と、 第２のＳｉウェハー（４）にイオン注入して表面をアモ
ルファス化する工程と、 前記ポリＳｉ層（３）のアモルファス化した表面と前記
第２のＳｉウェハー（４）のアモルファス化した表面を
張り合わせ、アニールする工程と、前記第１のＳｉウェ
ハー（１）を張り合わせ面と反対側の面から研削して、
厚さを減じたＳｉ層（５）を形成する工程とを 有することを特徴とするＳＯＩ基板の製造方法。 〔２〕絶縁膜（２）の形成された第１のＳｉウェハー（
１）上に導電層（６）とポリＳｉ層（３）をこの順に形
成する工程と、 前記ポリＳｉ層（３）にイオン注入して表面をアモルフ
ァス化する工程と、 第２のＳｉウェハー（４）にイオン注入して表面をアモ
ルファス化する工程と、 前記ポリＳｉ層（３）のアモルファス化した表面と前記
第２のＳｉウェハー（４）のアモルファス化した表面を
張り合わせ、アニールする工程と、前記第１のＳｉウェ
ハー（１）を張り合わせ面と反対側の面から研削して、
厚さを減じたＳｉ層（５）を形成する工程とを 有することを特徴とするＳＯＩ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17901890A JPH0464249A (ja) | 1990-07-04 | 1990-07-04 | Ｓｏｉ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17901890A JPH0464249A (ja) | 1990-07-04 | 1990-07-04 | Ｓｏｉ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0464249A true JPH0464249A (ja) | 1992-02-28 |
Family
ID=16058677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17901890A Pending JPH0464249A (ja) | 1990-07-04 | 1990-07-04 | Ｓｏｉ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0464249A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151575A (ja) * | 1992-11-12 | 1994-05-31 | Nippondenso Co Ltd | 半導体基板の製造方法 |
| JP2009164599A (ja) * | 2008-01-07 | 2009-07-23 | Dongbu Hitek Co Ltd | イメージセンサ及びその製造方法 |
| JP2013521648A (ja) * | 2010-03-02 | 2013-06-10 | マイクロン テクノロジー， インク． | セミコンダクタ・メタル・オン・インシュレータ構造、斯かる構造の形成方法、及び斯かる構造を含む半導体装置 |
| US9646869B2 (en) | 2010-03-02 | 2017-05-09 | Micron Technology, Inc. | Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices |
| US9691465B2 (en) | 2011-03-08 | 2017-06-27 | Micron Technology, Inc. | Thyristors, methods of programming thyristors, and methods of forming thyristors |
| US10157769B2 (en) | 2010-03-02 | 2018-12-18 | Micron Technology, Inc. | Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices |
| US10373956B2 (en) | 2011-03-01 | 2019-08-06 | Micron Technology, Inc. | Gated bipolar junction transistors, memory arrays, and methods of forming gated bipolar junction transistors |
-
1990
- 1990-07-04 JP JP17901890A patent/JPH0464249A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151575A (ja) * | 1992-11-12 | 1994-05-31 | Nippondenso Co Ltd | 半導体基板の製造方法 |
| JP2009164599A (ja) * | 2008-01-07 | 2009-07-23 | Dongbu Hitek Co Ltd | イメージセンサ及びその製造方法 |
| JP2013521648A (ja) * | 2010-03-02 | 2013-06-10 | マイクロン テクノロジー， インク． | セミコンダクタ・メタル・オン・インシュレータ構造、斯かる構造の形成方法、及び斯かる構造を含む半導体装置 |
| US9608119B2 (en) | 2010-03-02 | 2017-03-28 | Micron Technology, Inc. | Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures |
| US9646869B2 (en) | 2010-03-02 | 2017-05-09 | Micron Technology, Inc. | Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices |
| US10157769B2 (en) | 2010-03-02 | 2018-12-18 | Micron Technology, Inc. | Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices |
| US10325926B2 (en) | 2010-03-02 | 2019-06-18 | Micron Technology, Inc. | Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures |
| US10373956B2 (en) | 2011-03-01 | 2019-08-06 | Micron Technology, Inc. | Gated bipolar junction transistors, memory arrays, and methods of forming gated bipolar junction transistors |
| US10886273B2 (en) | 2011-03-01 | 2021-01-05 | Micron Technology, Inc. | Gated bipolar junction transistors, memory arrays, and methods of forming gated bipolar junction transistors |
| US9691465B2 (en) | 2011-03-08 | 2017-06-27 | Micron Technology, Inc. | Thyristors, methods of programming thyristors, and methods of forming thyristors |
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