JPH0470013A - 並列処理型フレーム同期方式 - Google Patents

並列処理型フレーム同期方式

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Publication number
JPH0470013A
JPH0470013A JP18090490A JP18090490A JPH0470013A JP H0470013 A JPH0470013 A JP H0470013A JP 18090490 A JP18090490 A JP 18090490A JP 18090490 A JP18090490 A JP 18090490A JP H0470013 A JPH0470013 A JP H0470013A
Authority
JP
Japan
Prior art keywords
signal
parallel
frame synchronization
frame
timing
Prior art date
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Pending
Application number
JP18090490A
Other languages
English (en)
Inventor
Osamu Ogoshi
大越 修
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Engineering Ltd
Original Assignee
NEC Engineering Ltd
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Filing date
Publication date
Application filed by NEC Engineering Ltd filed Critical NEC Engineering Ltd
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Publication of JPH0470013A publication Critical patent/JPH0470013A/ja
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  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、並列処理型フレーム同期方式に関し、特にデ
ィジタル多重化装置のフレーム同期において直列−並列
変換を必要とする高速ディジタル信号のフレーム同期ビ
ットの集中監視による並列処理型フレーム同期方式に関
する。
〔従来の技術〕
従来、この種の並列処理型フレーム同期方式は、直列−
並列変換のタイミングを任意とし、並列信号の配列状態
に応じてフレーム同期回路を配置してフレーム同期の確
立した配列状態にもとづいて並列信号を再配列して出力
を得る構成となっていた。
〔発明が解決しようとする課題〕
上述した従来の並列処理型フレーム同期方式は、直列〜
並列変換のタイミングが任意となっているので、並列信
号の配列状態に応じた数のフレーム同期回路と並列信号
の再配列回路が必要であり、回路規模が大きくなるとい
う欠点がある。
〔課題を解決するための手段〕
本発明の方式は、高速ディジタル信号を直列−並列変換
したのちフレーム同期を行う並列処理型フレーム同期方
式において、装置内フレーム位相に対応したフレーム同
期ビットと直列−並列変換後の並列信号との時間軸上の
一致/不一致を検出し、並列信号の変換タイミングを装
置内フレーム位相に一致させてフレーム同期を確立する
構成を有する。
〔実施例〕
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例のブロック図である。直列−
並列変換回路11は、直列−並列変換タイミング発生回
路12から受ける直列−並列変換タイミング信号3で、
入力信号1を並列信号2に変換する。
並列信号2はフレーム同期検出回路13に入力される。
装置内のフレーム位相でカウントする装置内フレームカ
ウンタ14は装置内フレームパルス4を出力し、フレー
ム同期検出回路13に入力された受信信号は装置内フレ
ームパルス4と時間軸上で比較され、両者のタイミング
の一致/不−致の検出が行なって直列−並列変換制御信
号5を出力する。ここで、不一致の場合は直列−並列変
換制御信号5によって直列−並列変換タイミング発生回
B12が帰還制御され、直列−並列変換タイミング信号
3がビットシフトする。1ビツトシフトした直列−並列
変換タイミング信号3によって並列信号2はその信号配
列を1ビツトシフトして出力する。このような動作をフ
レーム同期検出回路13で一致検出の結果が得られるま
で繰り返し、一致すると装置内フレームカウンタ14で
後方保護がとられフレーム同期が確立する。このフレー
ム同期が確立した状態で並列信号2は正規の信号配列を
得る。
〔発明の効果〕
以上説明したように本発明は、直列−並列変換のタイミ
ングをフレーム同期検出結果で帰還制御することにより
、並列信号の配列状態に応じた数のフレーム同期回路と
並列信号の再配列回路を必要とせず、回路規模を大幅に
縮小できる効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例のブロック図である。 1・・・入力信号、2・・・並列信号、3・・・直列−
並列変換タイミング信号、4・・・装置内フレームパル
ス、5・・・直列−並列変換制御信号、11・・・直列
並列変換回路、12・・・直列−並列変換タイミング発
生回路、13・・・フレーム同期検出回路、14・・装
置内フレームカウンタ。

Claims (1)

    【特許請求の範囲】
  1. 高速ディジタル信号を直列−並列変換したのちフレーム
    同期を行う並列処理型フレーム同期方式において、装置
    内フレーム位相に対応したフレーム同期ビットと直列−
    並列変換後の並列信号との時間軸上の一致/不一致を検
    出し、並列信号の変換タイミングを装置内フレーム位相
    に一致させてフレーム同期を確立することを特徴とする
    並列処理型フレーム同期方式。
JP18090490A 1990-07-09 1990-07-09 並列処理型フレーム同期方式 Pending JPH0470013A (ja)

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JPH0470013A true JPH0470013A (ja) 1992-03-05

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