JPH0476920A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0476920A
JPH0476920A JP19101190A JP19101190A JPH0476920A JP H0476920 A JPH0476920 A JP H0476920A JP 19101190 A JP19101190 A JP 19101190A JP 19101190 A JP19101190 A JP 19101190A JP H0476920 A JPH0476920 A JP H0476920A
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JP
Japan
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wiring
sog
film
aluminum
sio2
Prior art date
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Pending
Application number
JP19101190A
Other languages
English (en)
Inventor
Akihiro Yokoyama
横山 明弘
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Fujifilm Business Innovation Corp
Original Assignee
Fuji Xerox Co Ltd
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Filing date
Publication date
Application filed by Fuji Xerox Co Ltd filed Critical Fuji Xerox Co Ltd
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Publication of JPH0476920A publication Critical patent/JPH0476920A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【産業上の利用分野] 本発明は、2層以上の配線を有する半導体装置の製造方
法に間するものである。 【従来の技術】 半導体装置が高集積化されるに伴い、その中における配
線は、層間!!縁膜を挟んで多層にされるようになって
来ている。なお、配線の材料としては、主にアルミニウ
ムが用いられている。 第3図に、従来の方法で製造された上記のような半導体
装置を示す。第3図において、1は半導体基板、2は第
1アルミニウム配線、3は5i02膜、4はSOC膜(
Spin−On−Glass)、4−1は内壁露出部、
5はSiO2膜、6は第2アルミニウム配線、7はVI
Aホール、8は接触部である。 半導体基板1としてはシリコン基板が用いられ、この上
に第1アルミニウム配線2が形成され、その上に、層間
絶縁膜としての5iOz膜3.sOG膜4.SiO□膜
5が、順次形成される。そして、VIAホール7がエツ
チングによって開けられた後、第2アルミニウム配線6
が形成され、接触部8で第1アルミニウム配wA2と接
触する。これにより、第1アルミニウム配線2と第2ア
ルミニウム配線6とが、電気的に接続される。 層間絶縁膜は、第1アルミニウム配線2と第2アルミニ
ウム配線6との間を、VIAホール7以外の部分では絶
縁するためのものである。なお、コンタクトホールでも
同様である。コンタクトホールでは、接続する相手が配
線ではなく、トランジスタのドレインやソースとなるだ
けの違いである。 SOG膜4は、第2アルミニウム配線6を形成する際の
土台となる表面を、できるだけ凹凸のないようにするた
めの平坦化材として用いられている。土台となる表面に
大きな凹凸があると、第2アルミニウム配線6に、断線
や短絡を生しさせる恐れがあるからである。 SoG膜4は、空中の水分を含んだりして化学的に不安
定な物質になり勝ちなので、それを防止するため、その
上に5in2膜5が施される。
【発明が解決しようとする課題】
(問題点) しかしながら、前記した従来の方法で製造された半導体
装置には、次のような問題点があった。 第1の問題点は、SOG膜4による平坦化が充分でなく
、配線が断線したり短絡したりし易いという点である。 第2の問題点は、接触部8の接触抵抗が大きいという点
である。 (問題点の説明) ■ まず、第1の問題点について説明する。 SOGを塗布する表面は、S10.膜3の表面である。 つまり、どの部分においてもSOGに対する濡れ性は同
しであり、濡れ性は同しでも、はとんど水のような粘性
の為、スピンコードすると凹部にたまりやすく、凸部に
比べれば凹部の方が厚く塗布される。そのため、緩和さ
れるとはいうものの、どうしても凹凸が残ってしまい、
平坦化が充分には行われない。 凹凸が残る表面に配線を施すと、断線したり短絡したり
する可能性が大きくなる。 ■ 次に、第2の問題点について説明する。 第3図で、第2アルミニウム配線6を施すに先立ち、V
IAホール7を開けるが、これによってSOG膜4は、
内壁露出部4−1で露出することになる。そして、この
部分からは、SOG膜4に含まれている溶媒とか水分等
が、ガスとなって出て来る(アウトガス)。 第2アルミニウム配線6の形成は、前記のようなガスが
出ている中で行われるので、アルミニウムの表面は、そ
れらのガスと酸化などの反応をして変質する。接触部8
の部分もそのように変質し、純粋なアルミニウムに比べ
て電気抵抗が増加する。 その結果、接触抵抗が大となってしまう。 本発明は、以上のような問題点を解決することを課題と
するものである。
【課題を解決するための手段】
前記課題を解決するため、本発明では、第1の配線の上
方に第2の配線を形成する半導体装置の製造方法におい
て、該第1の配線を形成したのち気相成長法によりS 
+ 02 gIを形成する工程と、該siO□膜をエッ
チハックすることにより該第1の配線の側面にサイドス
ペーサを形成する工程と、その後スピンコーティングに
よりSOC膜を形成する工程と、1sOG膜を該第1の
配線の上面が露出するまでエッチハックする工程と、そ
の後気相成長法によりSiO□膜を形成する工程とを含
むこととした。
【作  用】
Sin、製のサイドスペーサを第1の配線の側面に設け
た後にSOGをスピンコーティングすると、SiO□は
SOGに対する濡れ性が良いので、第1の配線の側方の
凹部に効率よ<SOCを付着させることが出来、表面の
平坦化を良好に行うことが可能となる。 また、SOC膜のエッチハックを第1の配線の上面が露
出するまで行ってから、その上に5i02膜を形成する
ので、第2の配線との接続をするためにVIAホールを
開けた際、その内壁に5Oct!*が露出することがな
い。そのため、配線材料の表面を変質させるガスが放出
されることがなく、接触抵抗の増加が防止される。
【実 施 例】
以下、本発明の実施例を図面に基づいて詳細に説明する
。 第1図は、本発明にかかわる半導体装置の製造方法を説
明する図である。符号は第3図のものに対応し、3−1
はサイドスペーサ、4−2は当初表面である。 製造は、第1図(イ)〜(ホ)の順に行われるので、こ
の順に沿って説明する。 (1)第1図(イ)の工程 半導体基板1の上に、第1アルミニウム配線2を形成す
る。M厚は、例えば約8000人程度である。 (2)第1図<a)の工程 第1アルミニウム配線2が形成された後に、プラズマ気
相成長法により、S i O,膜3を形成す例えば、下
記の条件にて形成した場合、膜厚は、約4000人程度
となる。 温度    ・・・300°C RF比出力 −100W (RF :Radio Fr
equency )圧力    ・=7.2Torr SiH4ガス・=100 sccm (standar
d cc /sin )N、Oガス −4500sec
m (3)第1図(ハ)の工程 5102膜3を、RIE法(Reactive Ion
Etching)によってエンチハックする。その結果
、第1アルミニウム配線2の側面にSiO□膜が残り、
これをサイドスペーサ3−1とする。 かくして、第1アルミニウム配線2の上面ば露出し、側
面はサイドスペーサ3−1で覆われる。 なお、この時のエツチングの条件は、例えば下記のよう
にする。 RF比出力  ・・・350W CF、ガス  −20sccm H2ガス   −125ccn 圧力     ・・・1.3  パスカル(4)第1図
(ニ)の工程 次に、SOGを、スピンコーターで塗布する。 濡れ性は同しでも、はとんど水のような粘性の為、スピ
ンコードすると凹部にたまりやすく、凸部に比べれば凹
部の方が厚く塗布される。ところが、本発明では第1ア
ルミニウム配線2の側面を、SOGに対する濡れ性が良
いSin、製のサイドスペーサ3−1で覆っている。他
方、第1アルミニウム配線2の上面は、SiO□に比べ
てSuGに対する濡れ性が悪いアルミニウムが露出して
いる。 このような濡れ性の差により、SOGは第1アルミニウ
ム配線2の側方の凹部に良く入り込み、平坦化が良好に
行われる。 かくして得られる当初のSOG膜4の表面は、点線で表
した当初表面4−2のところにある。これを、RrE法
によるライトエンチングによって、第1アルミニウム配
線2の上面が露出するまでSOG膜4の表面を下げる。 図示されているSOG膜4は、この時の状態を示してい
る。 (5)  第1図(ホ)の工程 プラズマ気相成長法により、SiO2膜5を形成する。 これを、例えば次のような条件で行い、膜厚1μmのS
if!膜5を形成することが出来る。 温度    ・・・300°C RF比出力 ・・・100 W 圧力    −1,2Torr S i H4ガス−100secm N20ガス −4500secm 以上のような工程を経ることにより、表面の凹凸が一層
平坦化された眉間絶縁膜が形成される。 これに対して従来と同様の技術によりVIAホルが開け
られ、ついで第2アルミニウム配線が施される。層間絶
縁膜が充分に平坦化されているので、第2アルミニウム
配線は、断線したり短絡したりする可能性が少なくなる
。 第2図は、そのような本発明の方法で製造された半導体
装置である。符号は第1図、第3図のものに対応してい
る。 第1図(ホ)の段階まで製造されたものでは、第1アル
ミニウム配線2の上方に存在するのはSl○2膜5だけ
であるから、VIAホール7を開けた場合、その内壁と
して露出する材質はSiO2だけである。SiO□から
は、SOGと違って、アルミニウムと反応して変質させ
るようなガスは放出されない。 そのため、第2アルミニウム配線6を施した時に、接触
部8の接触抵抗が増大することはない。 上側では、アルミニウム配線が2層の場合について説明
したが、3層以上の場合にも適用できることは勿論であ
る。 また、S i Oz膜の形成をプラズマ気相成長法で行
うとしたが、それは配線材料として、ヒロックの発生が
予想されるアルミニウムを用いた場合を想定したためで
ある。ヒロックの発生が少ない材料(例えばAl−5i
−Cu合金)を用いるのであれば、他の気相成長法を用
いてもよい。
【発明の効果】
以上述べた如く、本発明の半導体装置の製造方法によれ
ば、次のような効果を奏する。 ■ SOG膜による平坦化が良好に行われる。 本発明では、SiO□のSOGに対する濡れ性が、配線
材料(アルミニウム)のSOGに対する濡れ性より良い
点に着目し、SiO□製のサイトスペーサを第1の配線
の側面に設けた後にSOGをスピンコーティングする。 このようにすることにより、第1の配線の側方の凹部に
効率よくSOGを付着させることが出来、表面の平坦化
が良好に行われる。 そのため、平坦化された表面の上に形成される第2の配
線は、断線したり短絡したりする可能性が少なくなる。 ■ 配線間の接触抵抗が増加しない。 本発明では、SOG膜のエッチバックを第1の配線の上
面が露出するまで行ってから、その上にSiO□膜を形
成する。その結果、第1の配線の上方に存在するのはS
i0g膜だけとなる(従来は、SOG膜の層も存在して
いた)。 この状態で、第2の配線との接続をするためのVIAホ
ールを開けると、その内壁にはSOG膜は露出してない
。従って、配線材料の表面を変質させるガスが放出され
ることはなく、接触抵抗の増加が防止される。
【図面の簡単な説明】
第1図・・・本発明にかかわる半導体装置の製造方法を
説明する図 第2図・・・本発明の方法で製造された半導体装置第3
図・・・従来の方法で製造された半導体装置図において
、Iは半導体基板、2は第1アルミニウム配線、3はS
iO□膜、3−1はサイドスペーサ、4はSOG膜、4
−1は内壁露出部、42は当初表面、5はS+Oz膜、
6は第2アルミニウム配線、7はVIAホール、8は接
触部である。 特許出願人   冨士ゼロックス株式会社代理人弁理士
  本 庄 冨 雄 第1図

Claims (1)

    【特許請求の範囲】
  1. 第1の配線の上方に第2の配線を形成する半導体装置の
    製造方法において、該第1の配線を形成したのち気相成
    長法によりSiO_2膜を形成する工程と、該SiO_
    2膜をエッチバックすることにより該第1の配線の側面
    にサイドスペーサを形成する工程と、その後スピンコー
    ティングによりSOG膜を形成する工程と、該SOG膜
    を該第1の配線の上面が露出するまでエッチバツクする
    工程と、その後気相成長法によりSiO_2膜を形成す
    る工程とを含むことを特徴とする半導体装置の製造方法
JP19101190A 1990-07-19 1990-07-19 半導体装置の製造方法 Pending JPH0476920A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452275B1 (en) * 1999-06-09 2002-09-17 Alliedsignal Inc. Fabrication of integrated circuits with borderless vias

Cited By (1)

* Cited by examiner, † Cited by third party
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US6452275B1 (en) * 1999-06-09 2002-09-17 Alliedsignal Inc. Fabrication of integrated circuits with borderless vias

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