JPH0481865B2 - - Google Patents
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- Publication number
- JPH0481865B2 JPH0481865B2 JP59186804A JP18680484A JPH0481865B2 JP H0481865 B2 JPH0481865 B2 JP H0481865B2 JP 59186804 A JP59186804 A JP 59186804A JP 18680484 A JP18680484 A JP 18680484A JP H0481865 B2 JPH0481865 B2 JP H0481865B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- potential
- type
- mos transistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
- H10D89/215—Design considerations for internal polarisation in field-effect devices comprising arrangements for charge pumping or biasing substrates
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置に関し、特に接地電位より
も低い基板電位発生回路を有する半導体装置に関
する。
も低い基板電位発生回路を有する半導体装置に関
する。
（従来の技術）
従来、例えば、ＮチヤンネルMOSトランジス
タを用いた集積回路装置では半導体基板上に所望
の回路を形成し、望ましい特性を得るために、こ
の半導体基板の電位を接地電位にせず、接地電位
よりも低い電位にする事が多い。基板電位を接地
電位にせずに、それよりも低い電位にする事はこ
の半導体基板上に形成されたMOSトランジスタ
のしきい値電圧を上げる事等種々の利点がある。
しかも、この基板電位を外部から与えず、この半
導体基板上に形成された回路を用いて行う事が行
われている。
タを用いた集積回路装置では半導体基板上に所望
の回路を形成し、望ましい特性を得るために、こ
の半導体基板の電位を接地電位にせず、接地電位
よりも低い電位にする事が多い。基板電位を接地
電位にせずに、それよりも低い電位にする事はこ
の半導体基板上に形成されたMOSトランジスタ
のしきい値電圧を上げる事等種々の利点がある。
しかも、この基板電位を外部から与えず、この半
導体基板上に形成された回路を用いて行う事が行
われている。
第３図は従来の基板電位発生回路の回路図であ
る。
る。
発振回路５で発生した波形を容量１で微分する
事で対極の節点Ａが接地電位よりも低い電位とな
る。この電位をダイオードの働きをするMOSト
ランジスタ２を通して基板に供給する。
事で対極の節点Ａが接地電位よりも低い電位とな
る。この電位をダイオードの働きをするMOSト
ランジスタ２を通して基板に供給する。
（発明が解決しようとする問題点）
Ｐ型半導体基板にＮ型不純物拡散層で上記の
MOSトランジスタのソース・ドレイン領域を形
成したＮチヤンネルMOSトランジスタを用いる
と、Ｐ型基板とＮ型ドレイン領域でできるPNダ
イオード４を通しても電流が流れる。
MOSトランジスタのソース・ドレイン領域を形
成したＮチヤンネルMOSトランジスタを用いる
と、Ｐ型基板とＮ型ドレイン領域でできるPNダ
イオード４を通しても電流が流れる。
しかし、このPNダイオードから与えられた電
子は、特に抵抗の高いＰ型基板を用いた場合、す
ぐに基板裏面の金属電極には到達せず、その内の
いく分かは拡散により半導体基板中を拡がつて近
くあるＮ型不純物拡散層中へ吸収される。この電
子による効果は基板リーク電流として観測され、
保持している電荷を失つて基板電位発生回路近傍
の他の回路が誤動作を起したりする。特に、ラン
ダム、アクセスメモリー装置では、各メモリー・
セルが微小信号を保持しており、基板電位発生回
路からの電子によるリーク電流の影響を受けやす
い。
子は、特に抵抗の高いＰ型基板を用いた場合、す
ぐに基板裏面の金属電極には到達せず、その内の
いく分かは拡散により半導体基板中を拡がつて近
くあるＮ型不純物拡散層中へ吸収される。この電
子による効果は基板リーク電流として観測され、
保持している電荷を失つて基板電位発生回路近傍
の他の回路が誤動作を起したりする。特に、ラン
ダム、アクセスメモリー装置では、各メモリー・
セルが微小信号を保持しており、基板電位発生回
路からの電子によるリーク電流の影響を受けやす
い。
本発明の目的は、半導体装置上に形成された基
板電位発生回路によるリーク電流を防止し、誤動
作を起さない半導体装置を提供することにある。
板電位発生回路によるリーク電流を防止し、誤動
作を起さない半導体装置を提供することにある。
（問題点を解決するための手段）
本発明の構成は、発振回路と、この発振回路の
出力を一端に接続した容量素子と、ゲート・ソー
スを共通接続した第１、第２の各MOSトランジ
スタを縦続接続、前記第１のMOSトランジスタ
のソースを接地電位に接続し、前記第２のMOS
トランジスタのドレインを基板電位に接続した回
路とを含み、前記容量素子の他端を前記第１、第
２のMOSトランジスタの接続点に接続した基板
電位発生回路をＰ型半導体基板内に設け、この基
板電位発生回路が前記接地電位よりも低い電位を
出力するようにした半導体装置において、前記Ｐ
型半導体基板内にＮ型ウエルを設け、このＮ型ウ
エル内に前記第１、第２のMOSトランジスタの
ソース・ドレインとなるＰ型不純物拡散層を設
け、前記第２のMOSトランジスタのドレインと
前記Ｐ型半導体基板とを配線により接続したこと
を特徴とする。
出力を一端に接続した容量素子と、ゲート・ソー
スを共通接続した第１、第２の各MOSトランジ
スタを縦続接続、前記第１のMOSトランジスタ
のソースを接地電位に接続し、前記第２のMOS
トランジスタのドレインを基板電位に接続した回
路とを含み、前記容量素子の他端を前記第１、第
２のMOSトランジスタの接続点に接続した基板
電位発生回路をＰ型半導体基板内に設け、この基
板電位発生回路が前記接地電位よりも低い電位を
出力するようにした半導体装置において、前記Ｐ
型半導体基板内にＮ型ウエルを設け、このＮ型ウ
エル内に前記第１、第２のMOSトランジスタの
ソース・ドレインとなるＰ型不純物拡散層を設
け、前記第２のMOSトランジスタのドレインと
前記Ｐ型半導体基板とを配線により接続したこと
を特徴とする。
（実施例）
次に、本発明の実施例について図面を用いて説
明する。
明する。
第１図は本発明の一実施例の断面図、第２図は
第１図に示す実施例を用いた基板電位発生回路の
回路図である。
第１図に示す実施例を用いた基板電位発生回路の
回路図である。
比抵抗10Ω−cmのＰ型シリコン基板１１にＮ型
ウエル１２を形成する。絶縁膜１６ａを介して多
結晶シリコンを被着し、パターニングして容量１
の一方の電極１４ａとMOSトランジスタのゲー
ト電極１４ｂを形成する。ゲート電極１４ｂをマ
スクにしてホウ素等をイオン注入してＰ型のソー
ス・ドレイン領域１３ａ，１３ｂを形成する。し
かる後、絶縁膜１６ｂで覆い、コンタクト穴をあ
けてAl配線１５を形成する。
ウエル１２を形成する。絶縁膜１６ａを介して多
結晶シリコンを被着し、パターニングして容量１
の一方の電極１４ａとMOSトランジスタのゲー
ト電極１４ｂを形成する。ゲート電極１４ｂをマ
スクにしてホウ素等をイオン注入してＰ型のソー
ス・ドレイン領域１３ａ，１３ｂを形成する。し
かる後、絶縁膜１６ｂで覆い、コンタクト穴をあ
けてAl配線１５を形成する。
この半導体装置において、容量の電極１４ａと
ゲート電極１４ｂとで囲まれたソース・ドレイン
領域１３ａが第２図及び第３図に示す節点Ａに相
当する部分となる。つまり、接地電位より低い電
位の不純物拡散層となる。
ゲート電極１４ｂとで囲まれたソース・ドレイン
領域１３ａが第２図及び第３図に示す節点Ａに相
当する部分となる。つまり、接地電位より低い電
位の不純物拡散層となる。
ソース・ドレイン領域１３ａはＮ型ウエル１２
に囲まれているので、いくら低い電位になつても
順方向にはならず、電子の注入は起らない。従つ
て、リーク電流の発生はない。この低い電位をダ
イオードを通して整流してAl配線１５，１５′で
基板１１に接続する。MOSトランジスタ２２，
２３はＰ型チヤンネル・エンハンスメント型であ
る。
に囲まれているので、いくら低い電位になつても
順方向にはならず、電子の注入は起らない。従つ
て、リーク電流の発生はない。この低い電位をダ
イオードを通して整流してAl配線１５，１５′で
基板１１に接続する。MOSトランジスタ２２，
２３はＰ型チヤンネル・エンハンスメント型であ
る。
尚、容量１はデイプレツシヨン型Ｐ型チヤンネ
ル・トランジスタを用いても良い。
ル・トランジスタを用いても良い。
（発明の効果）
以上説明したように、本発明によれば、基板電
位発生回路から生じていたようなリーク電流を完
全に無くすことができるので誤動作が少く、信頼
性を向上させた半導体装置が得られる。
位発生回路から生じていたようなリーク電流を完
全に無くすことができるので誤動作が少く、信頼
性を向上させた半導体装置が得られる。
第１図は本発明の一実施例の断面図、第２図は
第１図に示す実施例を用いた基板電位発生回路の
回路図、第３図は従来の基板電位発生回路の回路
図である。 １……容量、２，３……MOSトランジスタ、
４……ダイオード、５……発振回路、１１……Ｐ
型シリコン基板、１２……Ｎ型ウエル、１３ａ，
１３ｂ……Ｐ型ソース・ドレイン領域、１４ａ…
…容量の電極、１４ｂ……ゲート電極、１５，１
５′……Al電線、１６ａ，１６ｂ……絶縁膜、２
２，２３……Ｐチヤンネル・エンハンスメント型
MOSトランジスタ、Vcc……電源電位、Vsub…
…基板電位。
第１図に示す実施例を用いた基板電位発生回路の
回路図、第３図は従来の基板電位発生回路の回路
図である。 １……容量、２，３……MOSトランジスタ、
４……ダイオード、５……発振回路、１１……Ｐ
型シリコン基板、１２……Ｎ型ウエル、１３ａ，
１３ｂ……Ｐ型ソース・ドレイン領域、１４ａ…
…容量の電極、１４ｂ……ゲート電極、１５，１
５′……Al電線、１６ａ，１６ｂ……絶縁膜、２
２，２３……Ｐチヤンネル・エンハンスメント型
MOSトランジスタ、Vcc……電源電位、Vsub…
…基板電位。
Claims (1)
- １ 発振回路と、この発振回路の出力を一端に接
続した容量素子と、ゲート・ソースを共通接続し
た第１、第２の各MOSトランジスタを縦続接続
し前記第１のMOSトランジスタのソースを接地
電位に接続し、前記第２のMOSトランジスタの
ドレインを基板電位に接続した回路とを含み、前
記容量素子の他端を前記第１、第２のMOSトラ
ンジスタの接続点に接続した基板電位発生回路を
Ｐ型半導体基板内に設け、この基板電位発生回路
が前記接地電位よりも低い電位を出力するように
した半導体装置において、前記Ｐ型半導体基板内
にＮ型ウエルを設け、このＮ型ウエル内に前記第
１および第２のMOSトランジスタのソース・ド
レインとなるＰ型不純物拡散層を設け、前記第２
のMOSトランジスタのドレインと前記Ｐ型半導
体基板とを配線により接続したことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186804A JPS6164148A (ja) | 1984-09-06 | 1984-09-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186804A JPS6164148A (ja) | 1984-09-06 | 1984-09-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6164148A JPS6164148A (ja) | 1986-04-02 |
| JPH0481865B2 true JPH0481865B2 (ja) | 1992-12-25 |
Family
ID=16194876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59186804A Granted JPS6164148A (ja) | 1984-09-06 | 1984-09-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6164148A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000223586A (ja) | 1999-02-02 | 2000-08-11 | Oki Micro Design Co Ltd | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58122766A (ja) * | 1982-01-14 | 1983-07-21 | Toshiba Corp | 半導体装置 |
-
1984
- 1984-09-06 JP JP59186804A patent/JPS6164148A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6164148A (ja) | 1986-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |