JPH0588564B2 - - Google Patents
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- JPH0588564B2 JPH0588564B2 JP11873585A JP11873585A JPH0588564B2 JP H0588564 B2 JPH0588564 B2 JP H0588564B2 JP 11873585 A JP11873585 A JP 11873585A JP 11873585 A JP11873585 A JP 11873585A JP H0588564 B2 JPH0588564 B2 JP H0588564B2
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデイシメーシヨン用トランスバーサル
デイジタルフイルタ回路に関する。
デイジタルフイルタ回路に関する。
（発明の概要）
本発明はデイシメーシヨン用トランスバーサル
デイジタルフイルタ回路において、シフト動作を
行うレジスタ群へのデータの入力をクロツクのｐ
個（１／ｐデイシメーシヨンの場合）おきのタイ
ミングで行い、その他の期間はレジスタ群の出力
を自己の入力に戻すように動作させると共に、フ
イルタ係数の与え方をモジユロを使用して行うこ
とにより、データを一時保持するためのFiFoレ
ジスタの除去ならびに制御回路等の簡略化を可能
にし、回路の小型化、簡略化、設計の容易化等を
図つたものである。
デイジタルフイルタ回路において、シフト動作を
行うレジスタ群へのデータの入力をクロツクのｐ
個（１／ｐデイシメーシヨンの場合）おきのタイ
ミングで行い、その他の期間はレジスタ群の出力
を自己の入力に戻すように動作させると共に、フ
イルタ係数の与え方をモジユロを使用して行うこ
とにより、データを一時保持するためのFiFoレ
ジスタの除去ならびに制御回路等の簡略化を可能
にし、回路の小型化、簡略化、設計の容易化等を
図つたものである。
（従来の技術）
従来、周期的に入力が入るデイシメーシヨン用
トランスバーサルデイジタルフイルタ回路は、周
期的に入力されるデータを一度バツフアしなけれ
ばフイルタ動作とのタイミングがとれず、そのた
め入力段にFiFoレジスタを必要としていた。
トランスバーサルデイジタルフイルタ回路は、周
期的に入力されるデータを一度バツフアしなけれ
ばフイルタ動作とのタイミングがとれず、そのた
め入力段にFiFoレジスタを必要としていた。
上記の従来のデイシメーシヨン用トランスバー
サルデイジタルフイルタ回路の構成を第４図に、
その動作タイミングを第５図に夫々示す。第４図
において、１１はデータ入力端子、１２はフイル
タ係数入力端子、１３はデータ出力端子、１４，
１５は２データ入力１データ出力セレクタ、１６
は乗算器、１７は加算器、１８はレジスタであ
り、加算器１７、レジスタ１８で累積加算器を形
成している。また、１９はレジスタ群であり、い
わゆるシフトレジスタを構成し、ｎタツプフイル
タの時はレジスタをｎ個直列接続にして構成す
る。一方、２０は入力データをバツフアする
FiFoレジスタであり、１／ｐデイシメーシヨン
を行う時はｐワードのFiFoレジスタを必要とす
る。
サルデイジタルフイルタ回路の構成を第４図に、
その動作タイミングを第５図に夫々示す。第４図
において、１１はデータ入力端子、１２はフイル
タ係数入力端子、１３はデータ出力端子、１４，
１５は２データ入力１データ出力セレクタ、１６
は乗算器、１７は加算器、１８はレジスタであ
り、加算器１７、レジスタ１８で累積加算器を形
成している。また、１９はレジスタ群であり、い
わゆるシフトレジスタを構成し、ｎタツプフイル
タの時はレジスタをｎ個直列接続にして構成す
る。一方、２０は入力データをバツフアする
FiFoレジスタであり、１／ｐデイシメーシヨン
を行う時はｐワードのFiFoレジスタを必要とす
る。
第５図は動作タイミングを示したものであり、
28タツプ1/4デイシメーシヨンの例を示している。
しかして、データ入力端子１１から周期的に入力
されるデータ４個を一度FiFoレジスタ２０に蓄
え、１周期の最期のクロツクの４タイミングを用
いてFiFoレジスタ２０内の４データを２データ
入力１データ出力セレクタ１４を介してレジスタ
群１９に入力し、レジスタ群１９の出力端子から
古い側の４データを捨てる。この間、２データ入
力１データ出力セレクタ１５を介して乗算器１６
に与えられるデータとフイルタ係数入力端子１２
から与えられるフイルタ係数とが乗算され、その
結果を加算器１７、レジスタ１８からなる累積加
算器により累積加算し、データ出力端子１３から
データを出力する。なお、FiFoレジスタ２０お
よび２データ入力１データ出力セレクタ１４，１
５は図示しない制御回路により動作タイミングが
制御されるものである。
28タツプ1/4デイシメーシヨンの例を示している。
しかして、データ入力端子１１から周期的に入力
されるデータ４個を一度FiFoレジスタ２０に蓄
え、１周期の最期のクロツクの４タイミングを用
いてFiFoレジスタ２０内の４データを２データ
入力１データ出力セレクタ１４を介してレジスタ
群１９に入力し、レジスタ群１９の出力端子から
古い側の４データを捨てる。この間、２データ入
力１データ出力セレクタ１５を介して乗算器１６
に与えられるデータとフイルタ係数入力端子１２
から与えられるフイルタ係数とが乗算され、その
結果を加算器１７、レジスタ１８からなる累積加
算器により累積加算し、データ出力端子１３から
データを出力する。なお、FiFoレジスタ２０お
よび２データ入力１データ出力セレクタ１４，１
５は図示しない制御回路により動作タイミングが
制御されるものである。
（発明が解決しようとする問題点）
従来のデイシメーシヨン用トランスバーサルデ
イジタルフイルタ回路はかように動作するもので
あつたが、構成上、素子数の多いFiFoレジスタ
が必要であり、集積化する際に占有面積が増大す
ると共に、FiFoレジスタのタイミング制御は入
出力別々であるため制御が難かしく、そのため制
御回路の構成が複雑になり、これによつても小型
化が図れないという欠点があつた。
イジタルフイルタ回路はかように動作するもので
あつたが、構成上、素子数の多いFiFoレジスタ
が必要であり、集積化する際に占有面積が増大す
ると共に、FiFoレジスタのタイミング制御は入
出力別々であるため制御が難かしく、そのため制
御回路の構成が複雑になり、これによつても小型
化が図れないという欠点があつた。
（問題点を解決するための手段）
本発明は上記の点に鑑み提案されたものであ
り、その目的とするところは、シフト動作を行う
レジスタ群へのデータの入力をクロツクのｐ個
（１／ｐデイシメーシヨンの場合）おきのタイミ
ングで与え、その他の期間はレジスタ群の出力を
自己の入力に戻すように動作させると共に、フイ
ルタ係数の与え方をモジユロを使用して行うこと
により、データを一時保時するためのFiFoレジ
スタの除去ならびに制御回路等の簡略化を可能と
し、回路の小型化、簡略化、設計の容易化等を図
ることにある。
り、その目的とするところは、シフト動作を行う
レジスタ群へのデータの入力をクロツクのｐ個
（１／ｐデイシメーシヨンの場合）おきのタイミ
ングで与え、その他の期間はレジスタ群の出力を
自己の入力に戻すように動作させると共に、フイ
ルタ係数の与え方をモジユロを使用して行うこと
により、データを一時保時するためのFiFoレジ
スタの除去ならびに制御回路等の簡略化を可能と
し、回路の小型化、簡略化、設計の容易化等を図
ることにある。
以下、実施例を示す図面に沿つて本発明を詳述
する。
する。
第１図は本発明のデイシメーシヨン用トランス
バーサルデイジタルフイルタ回路の一実施例を示
したものであり、１１〜１９までの端子名もしく
は要素名は第３図に示したものと同様である。第
３図と異なる点はデータ入力端子１１をFiFoレ
ジスタ２０を介さず直接に２データ入力１データ
出力セレクタ１４の一方の入力端子に接続した点
と、レジスタ群１９の出力端子を２データ入力１
データ出力セレクタ１５を介さず直接に乗算器１
６の一方の入力端子に接続した点である。また、
レジスタ群１９を構成するレジスタの数は第３図
ではｎタツプの場合ｎ個であつたが、本発明では
（ｎ−１）個となつている。なお、図示していな
いが、レジスタ群１９にはクロツクが与えられて
シフト動作するようになつており、また、２デー
タ入力１データ出力セレクタ１４は１／ｐデイシ
メーシヨンの場合、クロツクのｐ個毎にデータ入
力端子１１からデータを入力すべくデータ入力端
子１１とレジスタ群１９の入力端子とを接続し、
それ以外の期間は自己の出力端子と接続するよう
に制御される。
バーサルデイジタルフイルタ回路の一実施例を示
したものであり、１１〜１９までの端子名もしく
は要素名は第３図に示したものと同様である。第
３図と異なる点はデータ入力端子１１をFiFoレ
ジスタ２０を介さず直接に２データ入力１データ
出力セレクタ１４の一方の入力端子に接続した点
と、レジスタ群１９の出力端子を２データ入力１
データ出力セレクタ１５を介さず直接に乗算器１
６の一方の入力端子に接続した点である。また、
レジスタ群１９を構成するレジスタの数は第３図
ではｎタツプの場合ｎ個であつたが、本発明では
（ｎ−１）個となつている。なお、図示していな
いが、レジスタ群１９にはクロツクが与えられて
シフト動作するようになつており、また、２デー
タ入力１データ出力セレクタ１４は１／ｐデイシ
メーシヨンの場合、クロツクのｐ個毎にデータ入
力端子１１からデータを入力すべくデータ入力端
子１１とレジスタ群１９の入力端子とを接続し、
それ以外の期間は自己の出力端子と接続するよう
に制御される。
第２図および第３図に９タツプ1/3デイシメー
シヨンの場合の動作タイミングチヤートとレジス
タ群１９内のデータの動きを夫々示した。動作タ
イミングとしては、データ入力時に２データ入力
１データ出力セレクタ１４をデータ入力端子１１
に接続し、それ以外の時はレジスタ群１９の出力
端子を自己の入力端子と接続する。第３図(1)はレ
ジスタ群１９の初期状態であり、すべて“０”と
なつている。次に(2)，(5)，(8)，(12)，(15)，……，(
4
８）と３つおきに周期的にデータが入力されてい
る。動作は第２図のタイミングチヤートにしたが
つており、データ入力のタイミングでは入力デー
タがレジスタ群１９の初段に入力されており、そ
れ以外の時はレジスタ群１９の出力がレジスタ群
１９の入力に戻されている。(1)〜(9)，(11)〜(19)，…
…，(41)〜(49)が各々１周期の動作である。(31)〜
（３９）と(41)〜(49)を見ると(31)〜(39)で古いデータ
D1，D2，D3が(41)〜(49)では消えており、新たに
D10，D11，D12の新しいデータが出力され、デー
タの更新がなされていることがわかる。(13)〜(3
９）の出力データを見ると最初の３個のデータは３
のモジユロ１のサフイツクス（係数アドレス）を
有したデータが古い順に出力されており、次の３
個のデータは３のモジユロ２のサフイツクスを有
したデータが古い順に出力され、更に次の３個に
は３のモジユロ０（３のモジユロ３と同じ）のサ
フイツクスを有したデータが古い順に出力されて
いる。このため、フイルタ係数も同様に〔３のモ
ジユロ１〕，〔３のモジユロ２〕，〔３のモジユロ
０〕の順に古いデータから順次並べて乗算器１６
に入力するようにする。例えば、フイルタ係数を
a1〜a9とし、a1，a4，a7，a2，a5，a8，a6，a9の
順に出力し、(31)〜(39)の出力結果と乗算し累積
加算すると、 Ｆ＝a1・D1＋a4・D4＋a7・D7＋…… ＋a6・D6＋a9・D9 ＝9 〓p=1 ap・Dp となり、加算順序は違つていても出力結果は通常
のトランスバーサルデイジタルフイルタの出力と
同一なものとなる。
シヨンの場合の動作タイミングチヤートとレジス
タ群１９内のデータの動きを夫々示した。動作タ
イミングとしては、データ入力時に２データ入力
１データ出力セレクタ１４をデータ入力端子１１
に接続し、それ以外の時はレジスタ群１９の出力
端子を自己の入力端子と接続する。第３図(1)はレ
ジスタ群１９の初期状態であり、すべて“０”と
なつている。次に(2)，(5)，(8)，(12)，(15)，……，(
4
８）と３つおきに周期的にデータが入力されてい
る。動作は第２図のタイミングチヤートにしたが
つており、データ入力のタイミングでは入力デー
タがレジスタ群１９の初段に入力されており、そ
れ以外の時はレジスタ群１９の出力がレジスタ群
１９の入力に戻されている。(1)〜(9)，(11)〜(19)，…
…，(41)〜(49)が各々１周期の動作である。(31)〜
（３９）と(41)〜(49)を見ると(31)〜(39)で古いデータ
D1，D2，D3が(41)〜(49)では消えており、新たに
D10，D11，D12の新しいデータが出力され、デー
タの更新がなされていることがわかる。(13)〜(3
９）の出力データを見ると最初の３個のデータは３
のモジユロ１のサフイツクス（係数アドレス）を
有したデータが古い順に出力されており、次の３
個のデータは３のモジユロ２のサフイツクスを有
したデータが古い順に出力され、更に次の３個に
は３のモジユロ０（３のモジユロ３と同じ）のサ
フイツクスを有したデータが古い順に出力されて
いる。このため、フイルタ係数も同様に〔３のモ
ジユロ１〕，〔３のモジユロ２〕，〔３のモジユロ
０〕の順に古いデータから順次並べて乗算器１６
に入力するようにする。例えば、フイルタ係数を
a1〜a9とし、a1，a4，a7，a2，a5，a8，a6，a9の
順に出力し、(31)〜(39)の出力結果と乗算し累積
加算すると、 Ｆ＝a1・D1＋a4・D4＋a7・D7＋…… ＋a6・D6＋a9・D9 ＝9 〓p=1 ap・Dp となり、加算順序は違つていても出力結果は通常
のトランスバーサルデイジタルフイルタの出力と
同一なものとなる。
なお、一般的にはｎタツプ１／ｐデイシメーシ
ヨンフイルタでは、この係数の配列は、ｎ個のフ
イルタ係数をｐ個のブロツクに分け、ｋ番号のブ
ロツクにはｐのモジユロｋのサフイツクス（係数
アドレス）を有するフイルタ係数をサフイツクス
の小さい方から大きい方へ順次配列すれば良い。
ヨンフイルタでは、この係数の配列は、ｎ個のフ
イルタ係数をｐ個のブロツクに分け、ｋ番号のブ
ロツクにはｐのモジユロｋのサフイツクス（係数
アドレス）を有するフイルタ係数をサフイツクス
の小さい方から大きい方へ順次配列すれば良い。
（発明の効果）
以上のように本発明にあつては、FiFoレジス
タ等のデータバツフア用の付加回路なしにデイシ
メーシヨン用デイジタルフイルタが構成でき、か
つフイルタ動作制御が簡単になり、回路を構成す
る素子数の大幅な削減が図れるという効果があ
る。
タ等のデータバツフア用の付加回路なしにデイシ
メーシヨン用デイジタルフイルタが構成でき、か
つフイルタ動作制御が簡単になり、回路を構成す
る素子数の大幅な削減が図れるという効果があ
る。
一例として、前述の９タツプ1/3デイシメーシ
ヨンの場合について考えると、１ワード16ビツト
として従来の回路ではレジスタ群のゲート数が
600ゲート程度であるのに対しデータバツフア用
のFiFoレジスタおよびその制御回路に430ゲート
程度必要となり、レジスタ群とデータバツフア回
路を合計するとレジスタ群だけの場合の約1.7倍
になつてしまうが、本発明ではデータバツフア回
路が不必要なので、レジスタ群だけの占有面積で
よい。更に、データバツフア回路が不必要となる
ことからその制御回路も必要ないので、その分、
回路が簡易化されるという利点も有している。
ヨンの場合について考えると、１ワード16ビツト
として従来の回路ではレジスタ群のゲート数が
600ゲート程度であるのに対しデータバツフア用
のFiFoレジスタおよびその制御回路に430ゲート
程度必要となり、レジスタ群とデータバツフア回
路を合計するとレジスタ群だけの場合の約1.7倍
になつてしまうが、本発明ではデータバツフア回
路が不必要なので、レジスタ群だけの占有面積で
よい。更に、データバツフア回路が不必要となる
ことからその制御回路も必要ないので、その分、
回路が簡易化されるという利点も有している。
第１図は本発明の一実施例を示す回路構成図、
第２図はその動作を示すタイミングチヤート、第
３図はレジスタ群内のデータの動きを示す説明
図、第４図は従来の回路構成図、第５図はその動
作を示すタイミングチヤートである。 １１……データ入力端子、１２……フイルタ係
数入力端子、１３……データ出力端子、１４……
２データ入力１データ出力セレクタ、１６……乗
算器、１７……加算器、１８……レジスタ、１９
……レジスタ群。
第２図はその動作を示すタイミングチヤート、第
３図はレジスタ群内のデータの動きを示す説明
図、第４図は従来の回路構成図、第５図はその動
作を示すタイミングチヤートである。 １１……データ入力端子、１２……フイルタ係
数入力端子、１３……データ出力端子、１４……
２データ入力１データ出力セレクタ、１６……乗
算器、１７……加算器、１８……レジスタ、１９
……レジスタ群。
Claims (1)
- １ 入力データが周期的に入る１／ｐデイシメー
シヨンｎタツプトランスバーサルデイジタルフイ
ルタ回路において、データ入力端子に一方の入力
端子を接続した２データ入力１データ出力セレク
タと、この２データ入力１データ出力セレクタの
出力端子に入力端子が接続されると共に、出力端
子が前記の２データ入力１データ出力セレクタの
他方の入力端子に接続され、かつクロツクにより
シフト動作をする（ｎ−１）個のレジスタからな
るレジスタ群と、このレジスタ群の出力端子に一
方の入力端子が接続され、かつ他方の入力端子が
フイルタ係数入力端子に接続された乗算器と、こ
の乗算器の出力端子に接続された加算器およびレ
ジスタからなる累積加算器とを備え、前記の２デ
ータ入力１データ出力セレクタはクロツクのｐ個
おきに前記のデータ入力端子からデータを入力
し、その他の期間は前記のレジスタ群の出力を入
力し、フイルタ係数はｎワードの係数をｐブロツ
クに分け、ｋブロツク目には係数アドレスをｐで
除算してｋあまる係数アドレスを有するデータを
係数アドレスが小さい方から順次に並べ、所定の
ブロツクの内容からクロツクのタイミングで順に
取り出し、このフイルタ係数を前記の乗算器に与
えて前記のレジスタ群から出力されるデータと乗
算し、累積加算した結果を出力データとすること
を特徴とするデイシメーシヨン用デイジタルフイ
ルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11873585A JPS61277216A (ja) | 1985-06-03 | 1985-06-03 | デイシメ−シヨン用デイジタルフイルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11873585A JPS61277216A (ja) | 1985-06-03 | 1985-06-03 | デイシメ−シヨン用デイジタルフイルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61277216A JPS61277216A (ja) | 1986-12-08 |
| JPH0588564B2 true JPH0588564B2 (ja) | 1993-12-22 |
Family
ID=14743773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11873585A Granted JPS61277216A (ja) | 1985-06-03 | 1985-06-03 | デイシメ−シヨン用デイジタルフイルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61277216A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770949B2 (ja) * | 1988-08-16 | 1995-07-31 | 松下電器産業株式会社 | デシメーション用ディジタルフィルタ |
-
1985
- 1985-06-03 JP JP11873585A patent/JPS61277216A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61277216A (ja) | 1986-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |